参数资料
型号: XC4044XL-3HQ208C
厂商: Xilinx Inc
文件页数: 55/68页
文件大小: 0K
描述: IC FPGA C-TEMP 3.3V 3SPD 208HQFP
产品变化通告: XC4000XL/E, XC9500XV, XC3100A Discontinuance 12/Apr/2010
标准包装: 24
系列: XC4000E/X
LAB/CLB数: 1600
逻辑元件/单元数: 3800
RAM 位总计: 51200
输入/输出数: 160
门数: 44000
电源电压: 3 V ~ 3.6 V
安装类型: 表面贴装
工作温度: 0°C ~ 85°C
封装/外壳: 208-BFQFP 裸露焊盘
供应商设备封装: 208-PQFP(28x28)
R
May 14, 1999 (Version 1.6)
6-63
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
Figure 55: Master Parallel Mode Programming Switching Characteristics
Address for Byte n
Byte
2 TDRC
Address for Byte n + 1
D7
D6
A0-A17
(output)
D0-D7
RCLK
(output)
CCLK
(output)
DOUT
(output)
1 TRAC
7 CCLKs
CCLK
3 TRCD
Byte n - 1
X6078
Description
Symbol
Min
Max
Units
RCLK
Delay to Address valid
1
TRAC
0
200
ns
Data setup time
2
TDRC
60
ns
Data hold time
3
TRCD
0ns
Notes:
1. At power-up, Vcc must rise from 2.0 V to Vcc min in less than 25 ms, otherwise delay conguration by pulling PROGRAM
Low until Vcc is valid.
2. The rst Data byte is loaded and CCLK starts at the end of the rst RCLK active cycle (rising edge).
This timing diagram shows that the EPROM requirements are extremely relaxed. EPROM access time can be longer than
500 ns. EPROM data output has no hold-time requirements.
Product Obsolete or Under Obsolescence
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PDF描述
XC4044XL-3HQ160I IC FPGA I-TEMP 3.3V 3SPD 160HQFP
IDT71V30S55TF8 IC SRAM 8KBIT 55NS 64TQFP
65801-139LF CLINCHER RECEPTACLE ASSY GOLD
FMC28DRYN CONN EDGECARD 56POS DIP .100 SLD
65801-113LF CLINCHER RECEPTACLE ASSY TIN
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参数描述
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