参数资料
| 型号： | XC4VFX12-12FFG668C |
| 厂商： | Xilinx Inc |
| 文件页数： | 8/58页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-4 FX 12K 668FCBGA |
| 标准包装： | 1 |
| 系列： | Virtex®-4 FX |
| LAB/CLB数： | 1368 |
| 逻辑元件/单元数： | 12312 |
| RAM 位总计： | 663552 |
| 输入/输出数： | 320 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 668-BBGA，FCBGA |
| 供应商设备封装： | 668-FCBGA |
| 配用： | HW-V4-ML403-UNI-G-ND - EVALUATION PLATFORM VIRTEX-4 HW-AFX-FF668-400-ND - BOARD DEV VIRTEX 4 FF668 |
第1页第2页第3页第4页第5页第6页第7页当前第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
16
RocketIO Switching Characteristics
Consult the Virtex-4 RocketIO Multi-Gigabit Transceiver User Guide for further information.
Table 22: Processor Block APU Interface Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (CPMDFCMCLOCK)
APU bus control inputs
TPPCDCK_DCDCREN
TPPCCKD_DCDCREN
0.33
0.20
0.36
0.20
0.42
0.23
ns, Min
APU bus data inputs
TPPCDCK_RESULT
TPPCCKD_RESULT
0.61
0.20
0.67
0.20
0.78
0.23
ns, Min
Clock to Out
APU bus control outputs
TPPCCKO_APUFCMDEC
1.53
1.75
2.00
ns, Max
APU bus data outputs
TPPCCKO_RADATA
1.53
1.75
2.00
ns, Max
Table 23: Maximum RocketIO Transceiver Performance
Description
Speed Grade
Units
-12
-11
-10
RocketIO Transceiver
6.5
3.125
Gb/s
Table 24: RocketIO Reference Clock Switching Characteristics
Description
Symbol
Conditions
Min
Typ
Max
Units
Reference Clock frequency range(1)
FGCLK
CLK
-10 Speed Grade
106
400
MHz
-11/-12 Speed Grades
106
644
MHz
All Speed Grades
GREFCLK Reference Clock frequency range(1)
FGREFCLK
CLK
106
320
MHz
Reference Clock frequency tolerance
FGTOL
CLK
–350
+350
ppm
Reference Clock rise time
TRCLK
20% – 80%
400
ps
Reference Clock fall time
TFCLK
20% – 80%
400
ps
Reference Clock duty cycle
TDCREF
CLK
45
55
%
Reference Clock total jitter, peak-peak(2)
TGJTT
CLK
40
ps
Clock recovery frequency acquisition time
TLOCK
Initial lock of the PLL from
startup (programmable)
1ms
Spread Spectrum Clocking(3)
0% to –0.5%
30
33
kHz
Notes:
1.
MGTCLK input can be used for all serial bit rates. GREFCLK can be used for serial bit rates up to 1 Gb/s.
2.
Measured at the package pin. For serial rates equal to or above 1 Gb/s, MGTCLK must be used. UI = Unit Interval.
3.
Tested with synchronous reference clock.
Figure 3: Reference Clock Timing Parameters
DS302_04_031708
80%
20%
TFCLK
TRCLK
相关PDF资料 |
PDF描述 |
|---|---|
| SST39VF801C-70-4I-MAQE-T | IC MPF FLASH 8MBIT CMOS 48WFBGA |
| XC4VFX12-11FFG668I | IC FPGA VIRTEX-4 FX 12K 668FCBGA |
| SST39VF801C-70-4C-MAQE-T | IC MPF FLASH 8MBIT CMOS 48WFBGA |
| SST39SF040-70-4C-WHE-T | IC FLASH MPF 4MBIT 70NS 32TSOP |
| SST39VF800A-70-4I-B3KE-T | IC FLASH MPF 8MBIT 70NS 48TFBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XC4VFX12-12SF363C | 制造商:Xilinx 功能描述:FPGA VIRTEX-4 12312 CELLS 90NM 1.2V 363FCBGA - Trays |
| XC4VFX12-12SFG363C | 功能描述:IC FPGA VIRTEX-4 FX 12K 363FCBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Virtex®-4 FX 产品变化通告:Step Intro and Pkg Change 11/March/2008 标准包装:1 系列:Virtex®-5 SXT LAB/CLB数:4080 逻辑元件/单元数:52224 RAM 位总计:4866048 输入/输出数:480 门数:- 电源电压:0.95 V ~ 1.05 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:1136-BBGA，FCBGA 供应商设备封装:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XC4VFX140 | 制造商:XILINX 制造商全称:XILINX 功能描述:DC and Switching Characteristics |
| XC4VFX140-10FF1152C | 制造商:Xilinx 功能描述: |
| XC4VFX140-10FF1517C | 制造商:Xilinx 功能描述:FPGA VIRTEX-4 142128 CELLS 90NM 1.2V 1517FCBGA - Trays |
发布紧急采购，3分钟左右您将得到回复。