参数资料
| 型号： | XC5VLX110T-1FF1136I |
| 厂商： | Xilinx Inc |
| 文件页数： | 31/91页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-5 110K 1136FBGA |
| 产品变化通告： | Step Intro and Pkg Change 11/March/2008 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| LAB/CLB数： | 8640 |
| 逻辑元件/单元数： | 110592 |
| RAM 位总计： | 5455872 |
| 输入/输出数： | 640 |
| 电源电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1136-BBGA，FCBGA |
| 供应商设备封装： | 1136-FCBGA |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML523-FXT-UNI-G-J-ND - BOARD EVAL FOR VIRTEX-5 HW-V5-ML523-FXT-UNI-G-ND - BOARD EVAL FOR VIRTEX-5 122-1586-ND - BOARD EVAL FOR VIRTEX-5 ML555 HW-V5-ML523-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-AFX-FF1136-500-G-ND - BOARD DEV VIRTEX 5 FF1136 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
37
I/O Standard Adjustment Measurement Methodology
Input Delay Measurements
Table 58 shows the test setup parameters used for measuring input delay.
Table 58: Input Delay Measurement Methodology
Description
I/O Standard Attribute
VL(1,2)
VH(1,2)
VMEAS(1,4,5)
VREF(1,3,5)
LVTTL (Low-Voltage Transistor-Transistor Logic) LVTTL
0
3.0
1.4
–
LVCMOS (Low-Voltage CMOS), 3.3V
LVCMOS33
0
3.3
1.65
–
LVCMOS, 2.5V
LVCMOS25
0
2.5
1.25
–
LVCMOS, 1.8V
LVCMOS18
0
1.8
0.9
–
LVCMOS, 1.5V
LVCMOS15
0
1.5
0.75
–
LVCMOS, 1.2V
LVCMOS12
0
1.2
0.6
–
PCI (Peripheral Component Interconnect),
33 MHz, 3.3V
PCI33_3
Per PCI Specification
–
PCI, 66 MHz, 3.3V
PCI66_3
Per PCI Specification
–
PCI-X, 133 MHz, 3.3V
PCIX
Per PCI-X Specification
–
GTL (Gunning Transceiver Logic)
GTL
VREF –0.2
VREF +0.2
VREF
0.80
GTL Plus
GTLP
VREF –0.2
VREF +0.2
VREF
1.0
HSTL (High-Speed Transceiver Logic),
Class I & II
HSTL_I, HSTL_II
VREF –0.5
VREF +0.5
VREF
0.75
HSTL, Class III & IV
HSTL_III, HSTL_IV
VREF –0.5
VREF +0.5
VREF
0.90
HSTL, Class I & II, 1.8V
HSTL_I_18, HSTL_II_18
VREF –0.5
VREF +0.5
VREF
0.90
HSTL, Class III & IV, 1.8V
HSTL_III_18, HSTL_IV_18
VREF –0.5
VREF +0.5
VREF
1.08
SSTL (Stub Terminated Transceiver Logic),
Class I & II, 3.3V
SSTL3_I, SSTL3_II
VREF –1.00
VREF +1.00
VREF
1.5
SSTL, Class I & II, 2.5V
SSTL2_I, SSTL2_II
VREF –0.75
VREF +0.75
VREF
1.25
SSTL, Class I & II, 1.8V
SSTL18_I, SSTL18_II
VREF –0.5
VREF +0.5
VREF
0.90
AGP-2X/AGP (Accelerated Graphics Port)
AGP
VREF –(0.2 xVCCO)VREF +(0.2 xVCCO)VREF
AGP Spec
LVDS (Low-Voltage Differential Signaling), 2.5V LVDS_25
1.2 – 0.125
1.2 + 0.125
0(6)
LVDSEXT (LVDS Extended Mode), 2.5V
LVDSEXT_25
1.2 – 0.125
1.2 + 0.125
0(6)
LDT (HyperTransport), 2.5V
LDT_25
0.6 – 0.125
0.6 + 0.125
0(6)
LVPECL (Low-Voltage Positive Emitter-Coupled
Logic), 2.5V
LVPECL_25
1.15 – 0.3
0(6)
Notes:
1.
The input delay measurement methodology parameters for LVDCI are the same for LVCMOS standards of the same voltage. Input delay
measurement methodology parameters for HSLVDCI are the same as for HSTL_II standards of the same voltage. Parameters for all other DCI
standards are the same for the corresponding non-DCI standards.
2.
Input waveform switches between VLand VH.
3.
Measurements are made at typical, minimum, and maximum VREF values. Reported delays reflect worst case of these measurements. VREF values
listed are typical.
4.
Input voltage level from which measurement starts.
5.
This is an input voltage reference that bears no relation to the VREF / VMEAS parameters found in IBIS models and/or noted in Figure 11.
6.
The value given is the differential input voltage.
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