参数资料
| 型号： | XC5VTX240T-2FF1759C |
| 厂商： | Xilinx Inc |
| 文件页数： | 84/91页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX5TXT 240K 1759FBGA |
| 产品培训模块： | PCI Express and Virtex® -5 FPGAs |
| 标准包装： | 1 |
| 系列： | Virtex®-5 TXT |
| LAB/CLB数： | 18720 |
| 逻辑元件/单元数： | 239616 |
| RAM 位总计： | 11943936 |
| 输入/输出数： | 680 |
| 电源电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 1759-BBGA，FCBGA |
| 供应商设备封装： | 1759-FCBGA |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
85
Revision History
The following table shows the revision history for this document.
Table 100: Sample Window
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
TSAMP
Sampling Error at Receiver Pins(1)
All
450
500
550
ps
TSAMP_BUFIO
Sampling Error at Receiver Pins using BUFIO(2)
All
350
400
450
ps
Notes:
1.
This parameter indicates the total sampling error of Virtex-5 FPGA DDR input registers across voltage, temperature, and process. The
characterization methodology uses the DCM to capture the DDR input registers’ edges of operation. These measurements include:
- CLK0 DCM jitter
- DCM accuracy (phase offset)
- DCM phase shift resolution
These measurements do not include package or clock tree skew.
2.
This parameter indicates the total sampling error of Virtex-5 FPGA DDR input registers across voltage, temperature, and process. The
characterization methodology uses the BUFIO clock network and IODELAY to capture the DDR input registers’ edges of operation. These
measurements do not include package or clock tree skew.
Table 101: Source-Synchronous Pin-to-Pin Setup/Hold and Clock-to-Out
Symbol
Description
Speed Grade
Units
-3
-2
-1
Data Input Setup and Hold Times Relative to a Forwarded Clock Input Pin Using BUFIO
TPSCS/TPHCS
Setup/Hold of I/O clock
–0.56
1.59
–0.54
1.72
–0.54
1.91
ns
Pin-to-Pin Clock-to-Out Using BUFIO
TICKOFCS
Clock-to-Out of I/O clock
4.42
4.82
5.40
ns
Date
Version
Revision
04/14/06
1.0
Initial Xilinx release.
05/12/06
1.1
First version posted to the Xilinx website. Minor typographical edits. Revised design software version on
Revised TDSPCKO in Table 69, page 48.
05/24/06
1.2
Added register-to-register parameters to Table 52.
08/04/06
1.3
Added HSTL_I_12 and LVCMOS12 to Table 7 and renumbered the notes.
Removed pin-to-pin performance (Table 12). Updated and added values to register-register
performance Table 52 (was Table 13).
Added values to Table 53.
Updated the speed specification version above Table 54.
Added to Table 56 the I/O standards: HSTL_II_T_DCI, HSTL_II_T_DCI_18, SSTL2_II_T_DCI, and
SSTL18_II_T_DCI.
pointing to Architecture Wizard.
Removed Note 2 on Table 88.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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