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参数资料
| 型号： | XC68HC705B32CFN |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 277/302页 |
| 文件大小： | 0K |
| 描述： | IC MCU 2.1MHZ 32K OTP 52-PLCC |
| 标准包装： | 23 |
| 系列： | HC05 |
| 核心处理器： | HC05 |
| 芯体尺寸： | 8-位 |
| 速度： | 2.1MHz |
| 连通性： | SCI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 32 |
| 程序存储器容量： | 32KB（32K x 8） |
| 程序存储器类型： | OTP |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 528 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 数据转换器： | A/D 8x8b; D/A 2x8b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 52-LCC（J 形引线） |
| 包装： | 管件 |
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Freescale
6-4
MC68HC05B6
Rev. 4.1
SERIAL COMMUNICATIONS INTERFACE
6
When SCDR is read, it contains the last data byte received, provided that the receiver is enabled.
The receive data register full flag bit (RDRF) in the SCSR is set to indicate that a data byte has
been transferred from the input serial shift register to the SCDR; this will cause an interrupt if the
receiver interrupt is enabled. The data transfer from the input serial shift register to the SCDR is
synchronized by the receiver bit rate clock. The OR (overrun), NF (noise), or FE (framing) error
flags in the SCSR may be set if data reception errors occurred.
An idle line interrupt is generated if the idle line interrupt is enabled and the IDLE bit (which detects
idle line transmission) in SCSR is set. This allows a receiver that is not in the wake-up mode to
detect the end of a message or the preamble of a new message, or to resynchronize with the
transmitter. A valid character must be received before the idle line condition or the IDLE bit will not
be set and idle line interrupt will not be generated.
The SCP0 and SCP1 bits function as a prescaler for SCR0–SCR2 to generate the receiver baud rate
and for SCT0–SCT2 to generate the transmitter baud rate. Together, these eight bits provide multiple
transmitter/receiver rate combinations for a given crystal frequency (see Figure 6-2). This register
should only be written to while both the transmitter and receiver are disabled (TE=0, RE=0).
Figure 6-2 SCI rate generator division
SCP1
SPC0
SCT2
SCT1
SCT0
SCR2
SCR1
SCR0
Internal processor clock
SCP0 – SCP1
prescaler
rate control
(
÷ NP)
SCR0 – SCR2
receiver
(
÷ NR)
SCT0 – SCT2
transmitter
rate control
(
÷ NT)
÷16
Transmitter clock
Receiver clock
rate control
765
432
10
$000D
Baud rate register
Note:
There is a fixed rate divide-by-16 before the transmitter to compensate for the inherent divide-by-16 of the receiver (sampling).
This means that by loading the same value for both the transmitter and receiver baud rate selector, the same baud rates can
be obtained.
71
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参数描述 |
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| XC68HC705B5CFN | 制造商:Motorola Inc 功能描述: |
| XC68HC705C5FN | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Microcontroller |
| XC68HC705C5P | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Microcontroller |
| XC68HC705C5S | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Microcontroller |
| XC68HC705C8AFN | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Microcontroller |
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