参数资料
| 型号： | XC6SLX45T-3FG484I |
| 厂商： | Xilinx Inc |
| 文件页数： | 53/89页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 6 484FGGBGA |
| 标准包装： | 60 |
| 系列： | Spartan® 6 LXT |
| LAB/CLB数： | 3411 |
| 逻辑元件/单元数： | 43661 |
| RAM 位总计： | 2138112 |
| 输入/输出数： | 296 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 484-BBGA |
| 供应商设备封装： | 484-FBGA |
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Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
57
FINMIN
Minimum Input Clock Frequency
LX devices
19
MHz
LXT devices
19
N/A
MHz
FINJITTER
Maximum Input Clock Period Jitter: 19–200 MHz
All
1 ns Maximum
Maximum Input Clock Period Jitter: > 200 MHz
All
<20% of clock input period Maximum
FINDUTY
Allowable Input Duty Cycle: 19—199 MHz
All
25/75
%
Allowable Input Duty Cycle: 200—299 MHz
All
35/65
%
Allowable Input Duty Cycle: > 300 MHz
All
45/55
%
FVCOMIN
Minimum PLL VCO Frequency
LX devices
400
MHz
LXT devices
400
N/A
MHz
FVCOMAX
Maximum PLL VCO Frequency
LX devices
1080
1050
1000
MHz
LXT devices
1080
1050
1000
N/A
MHz
FBANDWIDTH
Low PLL Bandwidth at Typical(3)
All
1
MHz
High PLL Bandwidth at Typical(3)
All
4
MHz
TSTAPHAOFFSET
Static Phase Offset of the PLL Outputs
All
0.12
0.15
ns
TOUTJITTER
PLL Output Jitter(3)
All
TOUTDUTY
PLL Output Clock Duty Cycle Precision(4)
All
0.15
0.20
0.25
ns
TLOCKMAX
PLL Maximum Lock Time
All
100
s
FOUTMAX
PLL Maximum Output Frequency for BUFGMUX
LX devices
400
375
250
MHz
LXT devices
400
375
N/A
MHz
PLL Maximum Output Frequency for BUFPLL
LX devices
1080
1050
950
500
MHz
LXT devices
1080
1050
950
N/A
MHz
FOUTMIN
PLL Minimum Output Frequency(5)
All
3.125
MHz
TEXTFDVAR
External Clock Feedback Variation: 19–200 MHz
All
1 ns Maximum
External Clock Feedback Variation: > 200 MHz
All
< 20% of clock input period Maximum
RSTMINPULSE
Minimum Reset Pulse Width
All
5
ns
Maximum Frequency at the Phase Frequency Detector LX devices
500
400
300
MHz
LXT devices
500
400
N/A
MHz
FPFDMIN
Minimum Frequency at the Phase Frequency Detector
LX devices
19
MHz
LXT devices
19
N/A
MHz
TFBDELAY
Maximum Delay in the Feedback Path
All
3 ns Max or one CLKIN cycle
Notes:
1.
LXT devices are not available with a -1L speed grade.
2.
Values for this parameter are available in the Clocking Wizard.
3.
The PLL does not filter typical spread spectrum input clocks because they are usually far below the bandwidth filter frequencies.
4.
Includes global clock buffer.
5.
Calculated as FVCO/128 assuming output duty cycle is 50%.
6.
When using CLK_FEEDBACK = CLKOUT0 with BUFIO2 feedback, the feedback frequency will be higher than the phase frequency detector
frequency. FPFDMAX = FCLKFB / CLKFBOUT_MULT
Table 52: PLL Specification (Cont’d)
Symbol
Description
Device(1)
Speed Grade
Units
-3
-3N
-2
-1L
相关PDF资料 |
PDF描述 |
|---|---|
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| FSM28DSEN-S243 | CONN EDGECARD 56POS .156 EYELET |
| XA6SLX25T-2FGG484Q | IC FPGA SPARTAN 6 484FGGBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| XC6SLX45T-3FGG484I | 功能描述:IC FPGA SPARTAN 6 43K 484FGGBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Spartan® 6 LXT 产品变化通告:Step Intro and Pkg Change 11/March/2008 标准包装:1 系列:Virtex®-5 SXT LAB/CLB数:4080 逻辑元件/单元数:52224 RAM 位总计:4866048 输入/输出数:480 门数:- 电源电压:0.95 V ~ 1.05 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:1136-BBGA，FCBGA 供应商设备封装:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XC6SLX45T-4CSG324C | 功能描述:IC FPGA SPARTAN 6 43K 324CSGBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Spartan® 6 LXT 标准包装:1 系列:Kintex-7 LAB/CLB数:25475 逻辑元件/单元数:326080 RAM 位总计:16404480 输入/输出数:350 门数:- 电源电压:0.97 V ~ 1.03 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:900-BBGA，FCBGA 供应商设备封装:900-FCBGA（31x31） 其它名称:122-1789 |
| XC6SLX45T-4CSG484C | 功能描述:IC FPGA SPARTAN 6 43K 484CSGBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Spartan® 6 LXT 标准包装:1 系列:Kintex-7 LAB/CLB数:25475 逻辑元件/单元数:326080 RAM 位总计:16404480 输入/输出数:350 门数:- 电源电压:0.97 V ~ 1.03 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:900-BBGA，FCBGA 供应商设备封装:900-FCBGA（31x31） 其它名称:122-1789 |
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