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参数资料
型号： XC6SLX45T-3FG484I
厂商： Xilinx Inc
文件页数： 77/89页
文件大小： 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
标准包装： 60
系列： Spartan® 6 LXT
LAB/CLB数： 3411
逻辑元件/单元数： 43661
RAM 位总计： 2138112
输入/输出数： 296
电源电压： 1.14 V ~ 1.26 V
安装类型： 表面贴装
工作温度： -40°C ~ 100°C
封装/外壳： 484-BBGA
供应商设备封装： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
www.xilinx.com
Product Specification
79
Table 77: Global Clock Setup and Hold With DCM and PLL in Source-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-3
-
3N
-
2-1L
Example Data Input Set-Up and Hold Times Relative to a Forwarded Clock Input Pin,(1) Using DCM, PLL, and Global Clock Buffer for
the LVCMOS25 standard.
TPSDCMPLL_0/
TPHDCMPLL_0
No Delay Global Clock and IFF(2)
with DCM in Source-Synchronous
Mode and PLL in DCM2PLL Mode.
XC6SLX4
0.43/1.07
N/A
0.43/1.43
1.10/1.67
ns
XC6SLX9
0.43/1.03
0.45/1.14
0.45/1.43
1.10/1.67
ns
XC6SLX16
0.74/0.93
0.74/1.12
0.74/1.21
0.77/1.35
ns
XC6SLX25
0.67/1.02
0.76/1.11
0.84/1.18
1.23/1.46
ns
XC6SLX25T
0.67/1.02
0.76/1.11
0.84/1.18
N/A
ns
XC6SLX45
0.65/0.99
0.65/1.04
0.71/1.12
1.18/1.58
ns
XC6SLX45T
0.65/1.00
0.65/1.04
0.71/1.12
N/A
ns
XC6SLX75
0.86/1.01
0.88/1.06
0.94/1.14
1.29/1.67
ns
XC6SLX75T
0.86/1.01
0.88/1.06
0.94/1.14
N/A
ns
XC6SLX100
0.50/1.10
0.56/1.10
0.61/1.17
0.84/2.24
ns
XC6SLX100T
0.50/1.10
0.56/1.10
0.61/1.17
N/A
ns
XC6SLX150
0.45/1.28
0.47/1.28
0.52/1.28
1.27/1.56
ns
XC6SLX150T
0.45/1.28
0.47/1.28
0.52/1.28
N/A
ns
XA6SLX4
0.74/1.00
N/A
0.74/1.43
N/A
ns
XA6SLX9
0.74/1.00
N/A
0.74/1.43
N/A
ns
XA6SLX16
1.81/1.15
N/A
1.81/1.03
N/A
ns
XA6SLX25
0.89/1.01
N/A
0.96/1.05
N/A
ns
XA6SLX25T
0.89/1.01
N/A
1.04/1.15
N/A
ns
XA6SLX45
0.69/0.95
N/A
0.83/0.96
N/A
ns
XA6SLX45T
0.69/0.95
N/A
0.83/0.96
N/A
ns
XA6SLX75
0.88/0.94
N/A
1.06/0.96
N/A
ns
XA6SLX75T
0.88/0.94
N/A
1.06/0.96
N/A
ns
XA6SLX100
N/A
1.55/1.33
N/A
ns
XQ6SLX75
N/A
1.06/0.96
1.29/1.67
ns
XQ6SLX75T
0.88/0.94
N/A
1.06/0.96
N/A
ns
XQ6SLX150
N/A
0.64/1.30
1.27/1.56
ns
XQ6SLX150T
0.58/1.30
N/A
0.64/1.30
N/A
ns
Notes:
1.
Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
the fastest process, lowest temperature, and highest voltage. The timing values were measured using the fine-phase adjustment feature of the DCM.
These measurements include CMT jitter; DCM CLK0 driving PLL, PLL CLKOUT0 driving BUFG. Package skew is not included in these
measurements.
2.
IFF = Input Flip-Flop
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