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参数资料
| 型号： | XCCACE-TQ144I |
| 厂商： | Xilinx Inc |
| 文件页数： | 10/69页 |
| 文件大小： | 0K |
| 描述： | IC ACE CONTROLLER CHIP |
| 产品变化通告： | XCCACE-TQ144I Discontinuation 27/Feb/2006 |
| 标准包装： | 1 |
| 控制器类型： | ACE 控制器 |
| 电源电压： | 3 V ~ 3.6 V |
| 电流 - 电源： | 30mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
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System ACE CompactFlash Solution
18
DS080 (v3.0) April 7, 2014
Product Specification
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Data Buffer Write Cycle Ready Timing
When the data buffer is in write mode and the last available
space for a data word has been filled, the data buffer ready
signal will go inactive (MPBRDY = LOW) two clock cycles
following the last clock cycle that the write enable is active
(MPWE = LOW). Any attempt to write data to a “full” data
buffer (MPWE = LOW while MPBRDY = LOW) does not
result in a successful write to the buffer. Valid and invalid
data buffer writes are shown in Figure 14.
Figure 14: Valid and Invalid Writes to DATABUFREG Data Buffer
60ns
80ns
100ns
120ns
140ns
160ns
180ns
200ns
220
CYCLE
CLK
MPA
MPD
MPCE
MPWE
MPOE
MPBRDY
Cycle 0
Cycle 1
Cycle 2
Cycle 3
Cycle 4
Cycle 5
DATABUFREG ADDRESS
VALID DATA
INVALID DATA
tSA
tSCE
tH
tSWE
tH
tSD
tSOE
tSA
tH
tSD
tH
tSWE
tH
tBRDY
DS080_19_020101
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PDF描述 |
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参数描述 |
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