参数资料
| 型号： | XCS05-3VQ100C |
| 厂商： | Xilinx Inc |
| 文件页数： | 52/83页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 5V C-TEMP 100-VQFP |
| 标准包装： | 90 |
| 系列： | Spartan® |
| LAB/CLB数： | 100 |
| 逻辑元件/单元数： | 238 |
| RAM 位总计： | 3200 |
| 输入/输出数： | 77 |
| 门数： | 5000 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
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Spartan and Spartan-XL FPGA Families Data Sheet
56
DS060 (v2.0) March 1, 2013
Product Specification
R
Product Obsolete/Under Obsolescence
Spartan-XL Family CLB RAM Synchronous (Edge-Triggered) Write Operation Guidelines
All devices are 100% functionally tested. Internal timing
parameters are derived from measuring internal test pat-
terns. Listed below are representative values. For more
specific, more precise, and worst-case guaranteed data,
use the values reported by the static timing analyzer (TRCE
in the Xilinx Development System) and back-annotated to
the simulation netlist. All timing parameters assume
worst-case operating conditions (supply voltage and junc-
tion temperature). Values apply to all Spartan-XL devices
and are expressed in nanoseconds unless otherwise noted.
Symbol
Single Port RAM
Size(1)
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Write Operation
TWCS
Address write cycle time (clock K period)
16x2
7.7
-
8.4
-
ns
TWCTS
32x1
7.7
-
8.4
-
ns
TWPS
Clock K pulse width (active edge)
16x2
3.1
-
3.6
-
ns
TWPTS
32x1
3.1
-
3.6
-
ns
TASS
Address setup time before clock K
16x2
1.3
-
1.5
-
ns
TASTS
32x1
1.5
-
1.7
-
ns
TDSS
DIN setup time before clock K
16x2
1.5
-
1.7
-
ns
TDSTS
32x1
1.8
-
2.1
-
ns
TWSS
WE setup time before clock K
16x2
1.4
-
1.6
-
ns
TWSTS
32x1
1.3
-
1.5
-
ns
All hold times after clock K
16x2
0.0
-
0.0
-
ns
TWOS
Data valid after clock K
32x1
-
4.5
-
5.3
ns
TWOTS
16x2
-
5.4
-
6.3
ns
Read Operation
TRC
Address read cycle time
16x2
2.6
-
3.1
-
ns
TRCT
32x1
3.8
-
5.5
-
ns
TILO
Data Valid after address change (no Write
Enable)
16x2
-
1.0
-
1.1
ns
TIHO
32x1
-
1.7
-
2.0
ns
TICK
Address setup time before clock K
16x2
0.6
-
0.7
-
ns
TIHCK
32x1
1.3
-
1.6
-
ns
Notes:
1.
Timing for 16 x 1 RAM option is identical to 16 x 2 RAM timing.
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PDF描述 |
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| XCS05-3VQ208I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan and Spartan-XL Families Field Programmable Gate Arrays |
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