参数资料
| 型号： | XCS10-3VQG100C |
| 厂商： | Xilinx Inc |
| 文件页数： | 35/83页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 5V C-TEMP 100-VQFP |
| 产品变化通告： | Spartan,Virtex FPGA/SCD Discontinuation 18/Oct/2010 |
| 标准包装： | 90 |
| 系列： | Spartan® |
| LAB/CLB数： | 196 |
| 逻辑元件/单元数： | 466 |
| RAM 位总计： | 6272 |
| 输入/输出数： | 77 |
| 门数： | 10000 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
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Spartan and Spartan-XL FPGA Families Data Sheet
40
DS060 (v2.0) March 1, 2013
Product Specification
R
Product Obsolete/Under Obsolescence
Readback Switching Characteristics Guidelines
The following guidelines reflect worst-case values over the
recommended operating conditions.
Figure 33: Spartan and Spartan-XL Readback Timing Diagram
Spartan and Spartan-XL Readback Switching Characteristics
Symbol
Description
Min
Max
Units
TRTRC
rdbk.TRIG
rdbk.TRIG setup to initiate and abort Readback
200
-
ns
TRCRT
rdbk.TRIG hold to initiate and abort Readback
50
-
ns
TRCRD
rdclk.I
rdbk.DATA delay
-
250
ns
TRCRR
rdbk.RIP delay
-
250
ns
TRCH
High time
250
500
ns
TRCL
Low time
250
500
ns
Notes:
1.
Timing parameters apply to all speed grades.
2.
If rdbk.TRIG is High prior to Finished, Finished will trigger the first Readback.
TRTRC
TRCRT
TRCH
TRCRR
TRCRD
TRTRC
TRCRT
TRCL
DUMMY
rdbk.DATA
rdbk.RIP
rdclk.I
rdbk.TRIG
Finished
Internal Net
VALID
DS060_32_080400
VALID
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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