参数资料
| 型号： | XCV100E-6CS144C |
| 厂商： | Xilinx Inc |
| 文件页数： | 43/233页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 144-CSBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 198 |
| 系列： | Virtex®-E |
| LAB/CLB数： | 600 |
| 逻辑元件/单元数： | 2700 |
| RAM 位总计： | 81920 |
| 输入/输出数： | 94 |
| 门数： | 128236 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 144-TFBGA，CSPBGA |
| 供应商设备封装： | 144-LCSBGA（12x12） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
51
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
FG456 Fine-Pitch Ball Grid Array Packages
XCV200E and XCV300E devices in FG456 fine-pitch Ball
Grid Array packages have footprint compatibility. Pins
labeled I0_VREF can be used as either in both devices pro-
vided in this package. If the pin is not used as VREF, it can be
used as general I/O. Immediately following Table 18, see
Table 19 for Differential Pair information.
Table 18: FG456 — XCV200E and XCV300E
Bank
Pin Description
Pin #
0GCK3
C11
0IO
A21
0IO
A3
0IO
A61
0IO
A10
0IO
B5
0IO
B9
0IO
C5
0IO
D8
0IO
D10
0IO
E111
0IO_L0N
D5
0IO_L0P
B3
0
IO_VREF_L1N_YY
B4
0
IO_L1P_YY
E6
0IO_L2N
A4
0IO_L2P
E7
0
IO_VREF_L3N_YY
C6
0
IO_L3P_YY
D6
0IO_L4N_Y
A5
0
IO_L4P_Y
B6
0IO_L5N_Y
D7
0
IO_L5P_Y
C7
0
IO_VREF_L6N_YY
E8
0
IO_L6P_YY
B7
0
IO_L7N_YY
A7
0
IO_L7P_YY
E9
0IO_L8N_Y
C8
0
IO_L8P_Y
B8
0IO_L9N_Y
D9
0
IO_L9P_Y
A8
0
IO_L10N
C9
0
IO_L10P
E10
0
IO_VREF_L11N_YY
A9
0
IO_L11P_YY
C10
0
IO_L12N_Y
F11
0
IO_L12P_Y
B10
0
IO_LVDS_DLL_L13N
B11
1GCK2
A11
1IO
A121
1IO
A14
1IO
B161
1IO
B19
1IO
E13
1IO
E15
1IO
E16
1IO
E171
1
IO_LVDS_DLL_L13P
D11
1
IO_L14N_Y
C12
1
IO_L14P_Y
D12
1
IO_L15N_Y
B12
1
IO_L15P_Y
A13
1
IO_L16N_YY
E12
1
IO_VREF_L16P_YY
B13
1
IO_L17N_YY
C13
1
IO_L17P_YY
D13
1
IO_L18N_Y
B14
1
IO_L18P_Y
C14
1
IO_L19N_Y
F12
1
IO_L19P_Y
A15
1
IO_L20N_YY
B15
1
IO_L20P_YY
C15
1
IO_L21N_YY
A16
1
IO_VREF_L21P_YY
E14
1
IO_L22N_Y
D14
1
IO_L22P_Y
C16
1
IO_L23N_Y
D15
Table 18: FG456 — XCV200E and XCV300E
Bank
Pin Description
Pin #
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