参数资料
型号: XCV200E-8BG352C
厂商: Xilinx Inc
文件页数: 42/233页
文件大小: 0K
描述: IC FPGA 1.8V C-TEMP 352-MBGA
产品变化通告: FPGA Family Discontinuation 18/Apr/2011
标准包装: 24
系列: Virtex®-E
LAB/CLB数: 1176
逻辑元件/单元数: 5292
RAM 位总计: 114688
输入/输出数: 260
门数: 306393
电源电压: 1.71 V ~ 1.89 V
安装类型: 表面贴装
工作温度: 0°C ~ 85°C
封装/外壳: 352-LBGA,金属
供应商设备封装: 352-MBGA(35x35)
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
50
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
19
2
C15
D14
DIN, D0
20
2
B16
E13
6
VREF
21
2
C16
E14
-
22
2
F13
E15
1
VREF
23
2
F12
D16
5
-
24
2
F14
E16
3
D1
25
2
F15
G13
D2
26
2
F16
G12
6
-
27
2
G15
G14
-
28
2
H13
G16
3
D3
29
2
J13
H15
4
-
30
2
H14
H16
-
31
3
K15
J14
4
-
32
3
J16
K16
3
VREF
33
3
K12
L15
-
34
3
K13
L16
6
-
35
3
K14
M16
D5
36
3
N16
L13
3
VREF
37
3
P16
L12
5
-
38
3
M15
L14
1
VREF
39
3
M14
R16
-
40
3
M13
T15
6
VREF
41
3
N14
N15
INIT
42
4
T14
P13
-
43
4
P12
R13
7
VREF
44
4
N12
T13
-
45
4
T12
P11
VREF
46
4
R12
N11
2
-
47
4
T11
M11
VREF
48
4
R11
T10
-
49
4
R10
M10
1
-
50
4
P9
T9
1
VREF
51
4
N10
R9
1
-
52
5
N9
T8
NA
IO_LVDS_DLL
53
5
R7
P8
1
VREF
54
5
P7
T6
1
-
Table 17: FG256 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
55
5
M7
R6
-
56
5
P6
R5
VREF
57
5
N6
T5
2
-
58
5
M6
T4
VREF
59
5
T3
P5
-
60
5
T2
N5
7
VREF
61
6
R1
M3
-
62
6
N2
M4
6
VREF
63
6
P1
L5
-
64
6
L3
N1
1
VREF
65
6
L4
M2
5
-
66
6
K4
M1
3
VREF
67
6
L1
L2
-
68
6
K1
K3
6
-
69
6
K5
K2
-
70
6
J1
J3
3
VREF
71
6
H1
J4
4
-
72
7
H4
G1
-
73
7
H2
G5
4
-
74
7
H3
G4
3
VREF
75
7
F5
G2
-
76
7
F1
F4
6
-
77
7
F2
G3
-
78
7
D1
E1
3
VREF
79
7
E2
E4
5
-
80
7
C1
F3
1
VREF
81
7
E3
D2
-
82
7
A2
B1
6
VREF
Notes:
1.
AO in the XCV50E, 200E, 300E.
2.
AO in the XCV50E, 200E.
3.
AO in the XCV50E, 300E.
4.
AO in the XCV100E, 200E.
5.
AO in the XCV200E.
6.
AO in the XCV100E.
7.
AO in the XCV50E.
Table 17: FG256 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
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