参数资料
| 型号： | XE8802MI035LF |
| 厂商： | Semtech |
| 文件页数： | 71/193页 |
| 文件大小： | 0K |
| 描述： | IC DAS 16BIT FLASH 8K 100-LQFP |
| 标准包装： | 90 |
| 系列： | XE880x |
| 应用： | 感测机 |
| 核心处理器： | Coolrisc816? |
| 程序存储器类型： | 闪存（22 kB） |
| 控制器系列： | XE8000 |
| RAM 容量： | 1K x 8 |
| 接口： | SPI，UART |
| 输入/输出数： | 36 |
| 电源电压： | 2.4 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 包装： | 托盘 |
| 供应商设备封装： | 100-LQFP（14x14） |
| 产品目录页面： | 585 (CN2011-ZH PDF) |
| 配用： | XE8000MP-ND - PROG BOARD AND PROSTART2 CARD |
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Semtech 2006
www.semtech.com
19-18
XE8802 Sensing Machine Data Acquisition MCU
with ZoomingADC and LCD driver
multpilexing
V0
V1
V2
V3
direct drive
used
-
used
1:2
used
-
used
1:3
used
1:4
used
Table 19-22. V0, V1, V2, V3 usage in the LCD driver
19.5.4.1
Generating LCD voltage with the internal multiplier/divider.
To generate LCD voltage with the internal multiplier/divider, some external capacitors have to be connected to the
circuit. The value of the capacitor
aux
C
can be calculated depending on the output impedance that is required on
the V3 voltage:
3
6
outV
vgen
aux
Z
f
C
with
vgen
f
the operating frequency of the multiplier/divider (set by the bits VgenClkSel in RegVgenCfg0, see Table
19-23) and
3
outV
Z
the required output impedance of V3. The equation is valid for
aux
C
<5
F.
Note that the operating frequency depends on the selected clock source (see clock block documen-tation).
For a capacitor
aux
C
of 470nF and a frequency of 1024Hz (default value), an output impedance of 12k
is
obtained. The capacitors CLCD1, CLCD2 and CLCD3 can be chosen equal to
aux
C
.
VgenClkSel
vgen
f
(Hz)
00
256
01
512
10
1024
11
2048
Table 19-23. multplier/divider operating frequency
To enable the voltage multiplier/divider, the bits VgenOff and VgenStdb in RegVgenCfg0 are set to 0. The
difference between the two bits is that VgenOff stops the generator and forces the nodes pad_vgen_v1,
pad_vgen_v2, pad_vgen_v3, pad_vgen_va and pad_vgen_vb to predefined values and therefor discharges the
capacitors CLCD1, CLCD2 and CLCD3. The bit VgenStdb only stops the operating clock without changing the voltage
on CLCD1, CLCD2 and CLCD3. The capacitors will be discharged by leakage and by the switching of the LCD if the bit
LcdSleep is not set.
The multiplier/divider can generate 1/2 bias (VgenMode=1 in RegVgenCfg0) or 1/3 bias (VgenMode=0 in
RegVgenCfg0).
Finally, the multiplier/divider can use the internal 1.2V bandgap reference (VgenRefEn=1 in RegVgenCfg0) or an
external reference (VgenRefEn=0 in RegVgenCfg0). The internal voltage reference can not be used in case the
circuit voltage supply is below 1.5V.
Figure 19-12 shows the external connections to be made in 1/3 bias mode.
Part (a) of the figure shows the use
of the internal voltage reference. In this case, V1=1.2V, V2=2.4V and V3=3.6V. Part (b) of the figure shows the use
of an external voltage reference. The external reference can be connected to one of the pins pad_vgen_v1,
pad_vgen_v2, pad_vgen_v3. Table 19-24 shows the voltage generated on V1, V2, V3 depending on the
connection of the external reference voltage Vext. The external voltage may or may not be identical to the circuit
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