参数资料
型号: XIO2200AZGW
厂商: Texas Instruments
文件页数: 66/202页
文件大小: 0K
描述: IC PCI-EXPRESS/BUS BRIDGE 176BGA
产品培训模块: PCI Express Basics
标准包装: 126
应用: PCI Express 至 PCI 转换桥
接口: PCI
电源电压: 1.35 V ~ 1.65 V,3 V ~ 3.6 V
封装/外壳: 176-LFBGA
供应商设备封装: 176-BGA MICROSTAR(15x15)
包装: 托盘
安装类型: 表面贴装
产品目录页面: 882 (CN2011-ZH PDF)
配用: XIO2200AEVM-ND - XIO2200AEVM
其它名称: 296-19567
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1394 OHCI Memory-Mapped Register Space
145
March 5 2007 June 2011
SCPS154C
Table 816. Interrupt Mask Register Description (Continued)
BIT
FIELD NAME
TYPE
DESCRIPTION
15
selfIDcomplete2
RSC
When this bit and bit 15 (selfIDcomplete2) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this second-self-ID-complete interrupt mask enables interrupt generation.
1410
RSVD
R
Reserved. Bits 1410 return 00000b when read.
9
lockRespErr
RSC
When this bit and bit 9 (lockRespErr) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this lock-response-error interrupt mask enables interrupt generation.
8
postedWriteErr
RSC
When this bit and bit 8 (postedWriteErr) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this posted-write-error interrupt mask enables interrupt generation.
7
isochRx
RSC
When this bit and bit 7 (isochRx) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this isochronous-receive-DMA interrupt mask enables interrupt
generation.
6
isochTx
RSC
When this bit and bit 6 (isochTx) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this isochronous-transmit-DMA interrupt mask enables interrupt
generation.
5
RSPkt
RSC
When this bit and bit 5 (RSPkt) in the interrupt event register at OHCI offset 80h/84h (see Section 8.21)
are set to 11b, this receive-response-packet interrupt mask enables interrupt generation.
4
RQPkt
RSC
When this bit and bit 4 (RQPkt) in the interrupt event register at OHCI offset 80h/84h (see Section 8.21)
are set to 11b, this receive-request-packet interrupt mask enables interrupt generation.
3
ARRS
RSC
When this bit and bit 3 (ARRS) in the interrupt event register at OHCI offset 80h/84h (see Section 8.21)
are set to 11b, this asynchronous-receive-response-DMA interrupt mask enables interrupt generation.
2
ARRQ
RSC
When this bit and bit 2 (ARRQ) in the interrupt event register at OHCI offset 80h/84h (see Section 8.21)
are set to 11b, this asynchronous-receive-request-DMA interrupt mask enables interrupt generation.
1
respTxComplete
RSC
When this bit and bit 1 (respTxComplete) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this response-transmit-complete interrupt mask enables interrupt
generation.
0
reqTxComplete
RSC
When this bit and bit 0 (reqTxComplete) in the interrupt event register at OHCI offset 80h/84h (see
Section 8.21) are set to 11b, this request-transmit-complete interrupt mask enables interrupt
generation.
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