参数资料
| 型号： | XRT94L31IB-L |
| 厂商： | Exar Corporation |
| 文件页数： | 12/133页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 标准包装： | 24 |
| 应用： | 网络切换 |
| 接口： | 总线 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 封装/外壳： | 504-LBGA |
| 供应商设备封装： | 504-TBGA（35x35） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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XRT94L31
109
REV. 1.0.1
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC
NOTE: The value for t2 and t3 can be found in
1.3.2
STS-3/STM-1 PECL INTERFACE TIMING INFORMATION
1.3.2.1
The Receive STS-3/STM-1 PECL Interface Timing
The Receive STS-3/STM-1 PECL Interface block samples the incoming STS-3/STM-1 signal (which is present
on the RxL_Data_p/RxL_Data_n input pins) upon the rising edge of the RxL_CLKL_p/RxL_CLKL_n input clock
signal.
FIGURE 14. AN ILLUSTRATION OF THE WAVEFORMS OF THE SIGNALS THAT ARE INPUT VIA THE RECEIVE STS-3/
STM-1 TELECOM BUS INTERFACE
TABLE 9: TIMING INFORMATION FOR THE RECEIVE STS-3/STM-1 TELECOM BUS INTERFACE
SYMBOL
DESCRIPTION
MIN.
TYP.
MAX.
t2
RxD_D[7:0], RxD_PL, RxD_C1J1, RxD_ALARM and RxD_DP
to falling edge of RxD_CLK set-up time requirements
4 ns
t3
Falling edge of RxD_CLK to RxD_D[7:0], RxD_PL, RxD_C1J1,
RxD_ALARM and RxD_DP hold time requirements
0 ns
RxD_CLK
RxD_D[7:0]
RxD_PL
RxD_C1J1
A2
C1
J1
Data
t2
t3
相关PDF资料 |
PDF描述 |
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