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参数资料
| 型号： | 20-151-0178 |
| 厂商： | Rabbit Semiconductor |
| 文件页数： | 26/162页 |
| 文件大小： | 0K |
| 描述： | CABLE CONVERTER RS-232 TO USB |
| 标准包装： | 1 |
| 附件类型： | USB 至 RS232 适配器 |
| 适用于相关产品： | 基于 Rabbit 的板 |
| 产品目录页面： | 619 (CN2011-ZH PDF) |
| 其它名称： | 20-151-0178-ND 316-1181 |
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3.2.3 Board Map
The board map shown in Figure 3.4 identifies the cell placement for each of the I/O pins. Each rectangle
labeled “Jx PIN y” starts as an unconfigured cell before a circuit is selected and placed on it, causing it to
become a configured cell.
Figure 3.4 Map of Cells Supporting I/O Pins on Connectors J1–J5
? 2005 RABBIT SEMICONDUCTOR, DAVIS, CA
MADE IN USA
PATENT PENDING
20-175-0292 REV A
TP3 TP4
TP5
S1
RESET
R12 C2
R36
R11
R80
C21
C5
C6
C7
R10
A
R118
B
C4
R6
R5
R4
C22
C1
C3
R9
R39
R13
R81
U3
R1
R2
R3
R85
C20
C32
U13
U7
C26
CDIFA103
PC1
U6
R84
C13
TP6 TP7 TP8
U11
U12
TP9 TP10 TP11 TP12 TP13
R117 R112
C D C D
A B A B
CDIFA101
A
R211
B
R215 R216
C D C D
A B A B
CDIFA102
CAINA103
CDIFA104
C16
R28
C14
C25
U5
R30
R116 A A C R212 A A B A B R214
R111
B
C2TRA118 B
C2TRA124
C2TRA114
C2TRA128
R213
B
D
J1 PIN 4 J1 PIN 8 J2 PIN 4 J2 PIN 8
C2TRA134 C2TRA138
J3 PIN 4 J3 PIN 8
CAINA104
CDIFA105
C2TRA113
C2TRA117
C2TRA123
C2TRA127
C2TRA133
C2TRA137
B
A
R222
R202
R102
CCNMA101
CCNMA102
J3
R412
B
C1TRA148 D
A B C D R403
R414
B
A
J4
R502
R402
J5
J1PIN3 J1PIN7 J2PIN3 J2PIN7
C2TRA112 C2TRA116 C2TRA122 C2TRA126
J1 PIN 2 J1 PIN 6 J2 PIN 2 J2 PIN 6
C2TRA111 C2TRA115 C2TRA121 C2TRA125
J1 PIN 1 J1 PIN 5 J2 PIN 1 J2 PIN 5
B
R221
J1 J2
A
J3 PIN 3 J3 PIN 7
C2TRA132 CCTRA136
J3 PIN 2 J3 PIN 6
C2TRA131 C2TRA135
J3 PIN 1 J3 PIN 5
R302
CCNMA103
C1TRA144
J4 J4
C1TRA143 PIN 4 C1TRA147 PIN 8
CCNMA104
B
A
J4 PIN 3 J4 PIN 7
C1TRA142 C1TRA146
J4J4
C1TRA141 PIN 2 C1TRA145 PIN 6
J4 PIN 1 J4 PIN 5
B
R413
A
A
C C1TRA154 C1TRA158
J5J5
J5 J5
J5 J5
C1TRA153 PIN 4 C1TRA157 PIN 8
C1TRA152 PIN 3 C1TRA156 PIN 7
C1TRA151 PIN 2 C1TRA155 PIN 6
J5 PIN 1 J5 PIN 5
CCNMA105
B A
R503
C8
U4
B
R14 A
B
R15
A
TP2
TP1
1
3
5
7
9
1
3
5
7
9
1
3
5
7
9
1
3
5
7
9
1
3
5
7
9
C10 C11 C12
R41
DS1
2
4
6
J1
8
10
2
4
6
J2
8
10
2
4
6
J3
8
10
2
4
6
J4
8
10
2
4
6
J5
8
10
C15
Digital I/O is routed to a digital interface cell, which is routed to the core module. Analog inputs are routed
to an analog input interface cell, which is also routed to the core module. An analog input cell takes in the
ramp generator output, the eight possible analog inputs and three selector pins. A background process con-
tinually reads the analog inputs and stores the last values read.
20
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