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参数资料
| 型号： | 37C957FR |
| 厂商： | SMSC Corporation |
| 英文描述： | ULTRA I/O CONTROLLER FOR PORTABLE APPLICATIONS |
| 中文描述： | 超的I / O控制器的便携式应用 |
| 文件页数： | 25/328页 |
| 文件大小： | 1208K |
| 代理商： | 37C957FR |
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7.
a)
The chip deasserts nDATASTB or nADDRSTRB, this marks the beginning of the termination
phase. If it has not already done so, the peripheral should latch the information byte now.
b)
The chip latches the data from the SData bus for the PData bus and asserts (releases)
IOCHRDY allowing the host to complete the write cycle.
8.
Peripheral asserts nWAIT, indicating to the host that any hold time requirements have been
satisfied and acknowledging the termination of the cycle.
9.
Chip may modify nWRITE and nPDATA in preparation for the next cycle.
EPP 1.9 Read
The timing for a read operation (data) is shown in timing diagram EPP Read Data cycle. IOCHRDY
is driven active low at the start of each EPP read and is released when it has been determined that
the read cycle can complete. The read cycle can complete under the following circumstances:
1.
If the EPP bus is not ready (nWAIT is active low) when nDATASTB goes active then the read
can complete when nWAIT goes inactive high.
2.
If the EPP bus is ready (nWAIT is inactive high) then the chip must wait for it to go active low
before changing the state of WRITE or before nDATASTB goes active. The read can complete
once nWAIT is determined inactive.
Read Sequence of Operation
1.
The host selects an EPP register and drives nIOR active.
2.
The chip drives IOCHRDY inactive (low).
3.
If WAIT is not asserted, the chip must wait until WAIT is asserted.
4.
The chip tri-states the PData bus and deasserts nWRITE.
5.
Chip asserts nDATASTB or nADDRSTRB indicating that PData bus is tri-stated, PDIR is set and
the nWRITE signal is valid.
6.
Peripheral drives PData bus valid.
7.
Peripheral deasserts nWAIT, indicating that PData is valid and the chip may begin the
termination phase of the cycle.
8.
a)
The chip latches the data from the PData bus for the SData bus and deasserts nDATASTB
or nADDRSTRB. This marks the beginning of the termination phase.
b)
The chip drives the valid data onto the SData bus and asserts (releases) IOCHRDY allowing
the host to complete the read cycle.
9.
Peripheral tri-states the PData bus and asserts nWAIT, indicating to the host that the PData bus
is tri-stated.
10. Chip may modify nWRITE, PDIR and nPDATA in preparation for the next cycle.
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PDF描述 |
|---|---|
| 37FMA1-ABW31N | SPECIAL SWITCH-PIEZO SWITCH, SPST, MOMENTARY, 0.2A, 24VDC, PANEL MOUNT-THREADED |
| 37FML1-BEW31N | SPECIAL SWITCH-PIEZO SWITCH, SPST, MOMENTARY, 0.2A, 24VDC, PANEL MOUNT-THREADED |
| 37FML2-ACW21N | SPECIAL SWITCH-PIEZO SWITCH, SPST, MOMENTARY, 1A, 24VDC, PANEL MOUNT-THREADED |
| 37FMA1-AAW11N | SPECIAL SWITCH-PIEZO SWITCH, SPST, MOMENTARY, 0.2A, 24VDC, PANEL MOUNT-THREADED |
| 37FMA2-ACW21N | SPECIAL SWITCH-PIEZO SWITCH, SPST, MOMENTARY, 1A, 24VDC, PANEL MOUNT-THREADED |
相关代理商/技术参数 |
参数描述 |
|---|---|
| 37D-2-110-PL | 制造商:OENINDIA 制造商全称:OEN India Limited 功能描述:ICE CUBE STYLE INDUSTRIAL RELAY |
| 37D-2-110-SL | 制造商:OENINDIA 制造商全称:OEN India Limited 功能描述:ICE CUBE STYLE INDUSTRIAL RELAY |
| 37D-2-110-SLDT | 制造商:OENINDIA 制造商全称:OEN India Limited 功能描述:ICE CUBE STYLE INDUSTRIAL RELAY |
| 37D-2-12-PL | 制造商:OENINDIA 制造商全称:OEN India Limited 功能描述:ICE CUBE STYLE INDUSTRIAL RELAY |
| 37D-2-12-SL | 制造商:OENINDIA 制造商全称:OEN India Limited 功能描述:ICE CUBE STYLE INDUSTRIAL RELAY |
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