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参数资料
| 型号： | 4421-DKDB2 |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 18/45页 |
| 文件大小： | 0K |
| 描述： | KIT DEV TEST EZRADIO SI4421 TRX |
| 标准包装： | 1 |
| 附件类型： | 测试卡，收发器，434MHz |
| 适用于相关产品： | EZRadio? |
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Si4421
Bits 9-8 (d1 to d0) :
VDI (valid data indicator) signal response time setting:
VDI Logic Diagram:
d1
0
0
1
1
d0
0
1
0
1
Response
Fast
Medium
Slow
Always on
CR_LOCK
DQD
d0
d1
FAST
MUX
SEL0
SEL1
IN0
DRSSI
DQD
MEDIUM
SLOW
IN1
IN2
Y
VDI
DRSSI
LOGIC HIGH
IN3
CLR
DQD
CR_LOCK
SET
Q
er *
R/S FF
CLR
Note:
* For details see the Power Management Command
Slow mode: The VDI signal will go high only if the DRSSI, DQD and the CR_LOCK (Clock Recovery Locked) signals present at the same
time. It stays high until any of the abovementioned signals present; it will go low when all the three input signals are low.
Medium mode: The VDI signal will be active when the CR_LOCK signal and either the DRSSI or the DQD signal is high. The valid data
indicator will go low when either the CR_LOCK gets inactive or both of the DRSSI or DQD signals go low.
Fast mode: The VDI signal follows the level of the DQD signal.
Always mode: VDI is connected to logic high permanently. It stays always high independently of the receiving parameters.
Bits 7-5 (i2 to i0) :
Receiver baseband bandwidth (BW) select:
i2
0
0
0
0
1
1
1
1
i1
0
0
1
1
0
0
1
1
i0
0
1
0
1
0
1
0
1
BW [kHz]
Reserved
400
340
270
200
134
67
Reserved
Note: For the optimal bandwidth settings at different data rates see the table on page 37.
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PDF描述 |
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参数描述 |
|---|---|
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