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参数资料
| 型号： | 4450HA/3-K |
| 厂商： | EXAR CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROPROCESSOR, PBGA324 |
| 封装： | HSBGA-324 |
| 文件页数： | 75/92页 |
| 文件大小： | 780K |
| 代理商： | 4450HA/3-K |
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4450 – Data Sheet, DS-0131-06
Page 77
Hifn Confidential
8.8 SGMII Timing
Table 8-9. SGMII Timing
8.9 SerDes Timing
Table 8-10. SerDes Timing
8.10 SDRAM Timing
The 4450 only supports DDR2 SDRAM. The SDRAM interface signal timing is derived from
the PLL Ref clock. The table below summarizes the timing parameters for the SDRAM
Controller. All timing is relative to the external SDRAM Clock.
Please see the 4450/8450 Hardware Design Application Note for more details on routing
guidelines and general information about the DD2 interface. The timing numbers shown in
Table 8-11 are only a subset of all the DDR2 timing requirements, but represent the most
relevant.
Mode
Rise Time
Fall Time
Input Signals
Output Signals
(max)
Setup
Hold
Setup
Hold
SGMII
0.75ns
1.00 ns
1.20 ns
Mode
Rise Time
Fall Time
Input Signals
Output Signals
(max)
Setup
Hold
Setup
Hold
SerDes
0.75ns
1.00 ns
1.20 ns
Table 8-11. SDRAM Interface Timing
Symbol
Parameter
Min
Max
Units
Tck
Clock cycle time
5000
ps
Tch
Clock high level width
2250
ps
Tcl
Clock low level width
2250
ps
Thp
Clock half period
2250
ps
Th
Address/Ctrl Hold
800
ps
Ts
Address/Ctrl setup
1000
ps
Tdh
DQ/DM hold
500
ps
Tds
DQ/DM setup
500
ps
Tdqss
Write to first DQS
WL -0.25
WL+ 0.25
Tck
Tdqsq
DQS-DQ skew
450
ps
Tqhs
DQ hold skew factor
550
ps
Tqh
DQ/DQS hold
1700
ps
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