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参数资料
| 型号： | 5P49EE602NLGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 24/26页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GENERATOR 24QFN |
| 标准包装： | 75 |
| 系列： | VersaClock™ |
| 类型： | 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | LVTTL，晶体 |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:5 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 120MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-VFQFN 裸露焊盘 |
| 供应商设备封装： | 24-QFN（4x4） |
| 包装： | 管件 |
| 其它名称： | 800-2525 |
IDT5P49EE602
VERSACLOCK LOW POWER CLOCK GENERATOR
EEPROM CLOCK GENERATOR
IDT VERSACLOCK LOW POWER CLOCK GENERATOR
7
IDT5P49EE602
REV L 072512
VSYNC, HSYNC, DOT_CLK – Modulation Rate Relationship
LOOP FILTER
The loop filter for each PLL can be programmed to optimize
the jitter performance. The low-pass frequency response of
the PLL is the mechanism that dictates the jitter transfer
characteristics. The loop bandwidth can be extracted from
the jitter transfer. A narrow loop bandwidth is good for jitter
attenuation while a wide loop bandwidth is best for low jitter
generation. The specific loop filter components that can be
programmed are the resistor via the RZ[4:0] bits, zero
capacitor via the CZ[2:0] bits, pole capacitor via the CP[1:0]
bits, and the charge pump current via the IP#[2:0] bits.
The following equations govern how the loop filter is set:
Zero capacitor (Cz) = 280pF
Pole capacitor (Cp) = 30pF
Charge pump (Ip) = IP#[2:0] uA
VCO gain (KVCO) = 350MHz/V * 2
π
Integer multiple of HSYNC periods
VSYNC
HSYNC
DOT_CLK
Modulation
Rate
X/2
X
X/2
X
X = Number of cycles of DOT_CLK per HSYNC period.
X/2 = Number of cycles of DOT_CLK that the modulation edge rises/falls.
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PDF描述 |
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参数描述 |
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