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参数资料
| 型号： | 784215AY |
| 厂商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 马鞍山集成电路 |
| 文件页数： | 75/100页 |
| 文件大小： | 564K |
| 代理商： | 784215AY |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页当前第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页
Data Sheet U14121EJ2V0DS00
75
μ
PD784214A, 784215A, 784216A, 784217A, 784218A, 784214AY, 784215AY, 784216AY, 784217AY, 784218AY
www.DataSheet4U.com
AC Characteristics (T
A
=
40 to +85
°
C, V
DD
= AV
DD
= 1.8 to 5.5 V, V
SS
= AV
SS
= 0 V)
(1) Read/write operation (1/2)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
4.5 V
≤
V
DD
≤
5.5 V
80
ns
2.7 V
≤
V
DD
<
4.5 V
160
ns
2.0 V
≤
V
DD
<
2.7 V
320
ns
Cycle time
t
CYK
1.8 V
≤
V
DD
<
2.0 V
500
ns
V
DD
= 5.0 V
±
10%
(0.5
+
a)T
20
ns
V
DD
= 3.0 V
±
10%
(0.5
+
a)T
40
ns
Address setup time (to ASTB
↓
)
t
SAST
V
DD
= 2.0 V
±
10%
(0.5
+
a)T
80
ns
V
DD
= 5.0 V
±
10%
0.5T
19
ns
V
DD
= 3.0 V
±
10%
0.5T
24
ns
Address hold time (from ASTB
↓
) t
HSTLA
V
DD
= 2.0 V
±
10%
0.5T
34
ns
V
DD
= 5.0 V
±
10%
(0.5
+
a)T
17
ns
V
DD
= 3.0 V
±
10%
(0.5
+
a)T
40
ns
ASTB high-level width
t
WSTH
V
DD
= 2.0 V
±
10%
(0.5
+
a)T
110
ns
V
DD
= 5.0 V
±
10%
0.5T
14
ns
V
DD
= 3.0 V
±
10%
0.5T
14
ns
Address hold time (from RD
↑
)
t
HRA
V
DD
= 2.0 V
±
10%
0.5T
14
ns
V
DD
= 5.0 V
±
10%
(1
+
a)T
24
ns
V
DD
= 3.0 V
±
10%
(1
+
a)T
35
ns
Delay time from address to RD
↓
t
DAR
V
DD
= 2.0 V
±
10%
(1
+
a)T
80
ns
V
DD
= 5.0 V
±
10%
0
ns
V
DD
= 3.0 V
±
10%
0
ns
Address float time (from RD
↓
)
t
FAR
V
DD
= 2.0 V
±
10%
0
ns
V
DD
= 5.0 V
±
10%
(2.5
+
a
+
n)T
37
ns
V
DD
= 3.0 V
±
10%
(2.5
+
a
+
n)T
52
ns
Data input time from address
t
DAID
V
DD
= 2.0 V
±
10%
(2.5
+
a
+
n)T
120
ns
V
DD
= 5.0 V
±
10%
(2
+
n)T
35
ns
V
DD
= 3.0 V
±
10%
(2
+
n)T
50
ns
Data input time from ASTB
↓
t
DSTID
V
DD
= 2.0 V
±
10%
(2
+
n)T
80
ns
V
DD
= 5.0 V
±
10%
(1.5
+
n)T
40
ns
V
DD
= 3.0 V
±
10%
(1.5
+
n)T
50
ns
Data input time from RD
↓
t
DRID
V
DD
= 2.0 V
±
10%
(1.5
+
n)T
90
ns
V
DD
= 5.0 V
±
10%
0.5T
9
ns
V
DD
= 3.0 V
±
10%
0.5T
9
ns
Delay time from ASTB
↓
to RD
↓
t
DSTR
V
DD
= 2.0 V
±
10%
0.5T
20
ns
V
DD
= 5.0 V
±
10%
0
ns
V
DD
= 3.0 V
±
10%
0
ns
Data hold time (from RD
↑
)
t
HRID
V
DD
= 2.0 V
±
10%
0
ns
Remark
T: t
CYK
= 1/f
XX
(f
XX
: main system clock frequency)
a: 1 (during address wait), otherwise, 0
n: Number of waits (n
≥
0)
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