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参数资料
| 型号： | 784215AY |
| 厂商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 马鞍山集成电路 |
| 文件页数： | 78/100页 |
| 文件大小： | 564K |
| 代理商： | 784215AY |
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Data Sheet U14121EJ2V0DS00
78
μ
PD784214A, 784215A, 784216A, 784217A, 784218A, 784214AY, 784215AY, 784216AY, 784217AY, 784218AY
Serial Operation (T
A
=
40 to +85
°
C, V
DD
= AV
DD
= 1.8 to 5.5 V, V
SS
= AV
SS
= 0 V)
(a) 3-wire serial I/O mode (SCK: Internal clock output)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
2.7 V
≤
V
DD
≤
5.5 V
800
ns
SCK cycle time
t
KCY1
3,200
ns
2.7 V
≤
V
DD
≤
5.5 V
350
ns
SCK high-/low-level width
t
KH1
,
t
KL1
1,500
ns
2.7 V
≤
V
DD
≤
5.5 V
10
ns
SI setup time (to SCK
↑
)
t
SIK1
30
ns
SI hold time (from SCK
↑
)
t
KSI1
40
ns
SO output delay time
(from SCK
↓
)
t
KSO1
30
ns
(b) 3-wire serial I/O mode (SCK: External clock input)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
2.7 V
≤
V
DD
≤
5.5 V
800
ns
SCK cycle time
t
KCY2
3,200
ns
2.7 V
≤
V
DD
≤
5.5 V
400
ns
SCK high-/low-level width
t
KH2
t
KL2
1,600
ns
2.7 V
≤
V
DD
≤
5.5 V
10
ns
SI setup time (to SCK
↑
)
t
SIK2
30
ns
SI hold time (from SCK
↑
)
t
KSI2
40
ns
SO output delay time
(from SCK
↓
)
t
KSO2
30
ns
(c) UART mode
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
4.5 V
≤
V
DD
≤
5.5 V
2.7 V
≤
V
DD
< 4.5 V
417
ns
833
ns
ASCK cycle time
t
KCY3
1,667
ns
4.5 V
≤
V
DD
≤
5.5 V
2.7 V
≤
V
DD
< 4.5 V
208
ns
416
ns
ASCK high-/low-level width
t
KH3
t
KL3
833
ns
www.DataSheet4U.com
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