参数资料
| 型号： | A1010B-1PLG68C |
| 厂商： | Microsemi SoC |
| 文件页数： | 27/98页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1200 GATES 68-PLCC COM |
| 标准包装： | 19 |
| 系列： | ACT™ 1 |
| LAB/CLB数： | 295 |
| 输入/输出数： | 57 |
| 门数： | 1200 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24.23x24.23） |
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33
Hi R e l F P GA s
A1 28 0XL Ti m i ng Cha r act e r i s t i cs
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Logic Module Propagation Delays1
tPD1
Single Module
3.7
4.3
ns
tCO
Sequential Clk to Q
3.7
4.3
ns
tGO
Latch G to Q
3.7
4.3
ns
tRS
Flip-Flop (Latch) Reset to Q
3.7
4.3
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.7
2.1
ns
tRD2
FO=2 Routing Delay
2.5
3.0
ns
tRD3
FO=3 Routing Delay
3.1
3.6
ns
tRD4
FO=4 Routing Delay
3.7
4.3
ns
tRD8
FO=8 Routing Delay
7.0
8.3
ns
Logic Module Sequential Timing3, 4
tSUD
Flip-Flop (Latch) Data Input Setup
0.4
0.5
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Setup
1.1
1.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse
Width
5.3
6.1
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse
Width
5.3
6.1
ns
tA
Flip-Flop Clock Input Period
10.7
12.3
ns
tINH
Input Buffer Latch Hold
0.0
ns
tINSU
Input Buffer Latch Setup
0.4
ns
tOUTH
Output Buffer Latch Hold
0.0
ns
tOUTSU
Output Buffer Latch Setup
0.4
ns
fMAX
Flip-Flop (Latch) Clock Frequency
90
75
MHz
Notes:
1.
For dual-module macros, use tPD1 + tRD1 + tPDn , tCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
2.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
based on actual routing delay measurements performed on the device prior to shipment.
3.
Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be obtained
from the DirectTime Analyzer utility.
4.
Setup and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/hold
timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to the G input
subtracts (adds) to the internal setup (hold) time.
相关PDF资料 |
PDF描述 |
|---|---|
| A10V10B-PL68C | IC FPGA 1200 GATES 68-PLCC COM |
| RSM44DRYI | CONN EDGECARD 88POS DIP .156 SLD |
| RMM44DRYI | CONN EDGECARD 88POS DIP .156 SLD |
| ASC35DRYN-S93 | CONN EDGECARD 70POS DIP .100 SLD |
| ASC35DRYH-S93 | CONN EDGECARD 70POS DIP .100 SLD |
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参数描述 |
|---|---|
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| A1010B-1PQ84B | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ACT 1 Series FPGAs |
| A1010B-1PQ84C | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ACT 1 Series FPGAs |
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