参数资料
| 型号： | A14100A-1RQ208I |
| 厂商： | Microsemi SoC |
| 文件页数： | 44/90页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 10K GATES 208-PQFP |
| 标准包装： | 24 |
| 系列： | ACT™ 3 |
| LAB/CLB数： | 1377 |
| 输入/输出数： | 175 |
| 门数： | 10000 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 208-BFQFP 裸露焊盘 |
| 供应商设备封装： | 208-RQFP（28x28） |
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Accelerator Series FPGAs – ACT 3 Family
R e visio n 3
2 - 41
A14100A, A14V100A Timing Characteristics (continued)
Table 2-37 A14100A, A14V100A Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C
Dedicated (hardwired) I/O Clock Network
–3 Speed1 –2 Speed1 –1 Speed Std. Speed 3.3 V Speed1 Units
Parameter/Description
Min. Max. Min. Max. Min. Max. Min. Max. Min.
Max.
tIOCKH
Input Low to High (pad to I/O module
input)
2.3
2.6
3.0
3.5
4.5
ns
tIOPWH
Minimum Pulse Width High
2.4
3.3
3.8
4.8
6.5
ns
tIPOWL
Minimum Pulse Width Low
2.4
3.3
3.8
4.8
6.5
ns
tIOSAPW Minimum Asynchronous Pulse Width
2.4
3.3
3.8
4.8
6.5
ns
tIOCKSW Maximum Skew
0.6
0.7
0.8
0.6
ns
tIOP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fIOMAX
Maximum Frequency
200
150
125
100
75
MHz
Dedicated (hardwired) Array Clock
tHCKH
Input Low to High (pad to S-module
input)
3.7
4.1
4.7
5.5
7.0
ns
tHCKL
Input High to Low (pad to S-module
input)
3.7
4.1
4.7
5.5
7.0
ns
tHPWH
Minimum Pulse Width High
2.4
3.3
3.8
4.8
6.5
ns
tHPWL
Minimum Pulse Width Low
2.4
3.3
3.8
4.8
6.5
ns
tHCKSW
Delta High to Low, Low Slew
0.6
0.7
0.8
0.6
ns
tHP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fHMAX
Maximum Frequency
200
150
125
100
75
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (FO = 64)
6.0
6.8
7.7
9.0
11.8
ns
tRCKL
Input High to Low (FO = 64)
6.0
6.8
7.7
9.0
11.8
ns
tRPWH
Min. Pulse Width High (FO = 64)
4.1
4.5
5.4
6.1
8.2
ns
tRPWL
Min. Pulse Width Low (FO = 64)
4.1
4.5
5.4
6.1
8.2
ns
tRCKSW
Maximum Skew (FO = 128)
1.2
1.4
1.6
1.8
ns
tRP
Minimum Period (FO = 64)
8.3
9.3
11.1
12.5
16.7
ns
fRMAX
Maximum Frequency (FO = 64)
120
105
90
80
60
MHz
Clock-to-Clock Skews
tIOHCKSW I/O Clock to H-Clock Skew
0.0
2.6
0.0
2.7
0.0
2.9
0.0
3.0
0.0
3.0
ns
tIORCKSW I/O Clock to R-Clock Skew (FO = 64)
(FO = 350)
0.0
1.7
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
5.0
ns
tHRCKSW H-Clock to R-Clock Skew (FO = 64)
(FO = 350)
0.0
1.3
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
ns
Notes: *
1. The –2 and –3 speed grades have been discontinued. Refer to PDN 0104, PDN 0203, PDN 0604, and PDN 1004 at
2. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
| ASC49DREI-S734 | CONN EDGECARD 98POS .100 EYELET |
| RBB106DHBT-S621 | EDGECARD 212POS DIP R/A .050 SLD |
| ASC50DRTF-S13 | CONN EDGECARD 100POS .100 EXTEND |
| AMC50DRTF-S13 | CONN EDGECARD 100POS .100 EXTEND |
| ASC50DREF-S13 | CONN EDGECARD 100POS .100 EXTEND |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A14100A-2BG313C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A14100A-2BG313I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A14100A-2PG257C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A14100A-2RQ208C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A14100A-2RQ208I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
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