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参数资料
| 型号： | A3P1000-FG484II |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 24576 CLBS, 1000000 GATES, 350 MHz, PBGA484 |
| 封装： | 23 X 23 MM, 2.23 MM HEIGHT, 1 MM PITCH, FBGA-484 |
| 文件页数： | 11/49页 |
| 文件大小： | 5893K |
| 代理商： | A3P1000-FG484II |
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ProASIC3 DC and Switching Characteristics
2- 92
v1.3
Table 2-108 RAM512X18
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
–F
Units
tAS
Address setup time
0.25 0.28 0.33 0.40
ns
tAH
Address hold time
0.00 0.00 0.00 0.00
ns
tENS
REN_B, WEN_B setup time
0.13 0.15 0.17 0.21
ns
tENH
REN_B, WEN_B hold time
0.10 0.11 0.13 0.16
ns
tDS
Input data (DI) setup time
0.18 0.21 0.25 0.29
ns
tDH
Input data (DI) hold time
0.00 0.00 0.00 0.00
ns
tCKQ1
Clock HIGH to new data valid on DO (output retained, WMODE = 0)
2.16 2.46 2.89 3.47
ns
tCKQ2
Clock HIGH to new data valid on DO (pipelined)
0.90 1.02 1.20 1.44
ns
tWRO
Address collision clk-to-clk delay for reliable read access after write
on same address
TBDTBD TBDTBD
ns
tCCKH
Address collision clk-to-clk delay for reliable write access after
write/read on same address
TBDTBD TBDTBD
ns
tRSTBQ
RESET_B LOW to data out LOW on DO (flow-through)
0.92 1.05 1.23 1.48
ns
RESET_B LOW to data out LOW on DO (pipelined)
0.92 1.05 1.23 1.48
ns
tREMRSTB
RESET_B removal
0.29 0.33 0.38 0.46
ns
tRECRSTB
RESET_B recovery
1.50 1.71 2.01 2.41
ns
tMPWRSTB
RESET_B minimum pulse width
0.21 0.24 0.29 0.34
ns
tCYC
Clock cycle time
3.23 3.68 4.32 5.19
ns
FMAX
Maximum frequency
310
272
231
193
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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| A3P1000-FGG144ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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