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参数资料
| 型号： | A3PN125-2VQ100 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| 封装： | 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, VQFP-100 |
| 文件页数： | 46/106页 |
| 文件大小： | 3324K |
| 代理商： | A3PN125-2VQ100 |
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ProASIC3 nano DC and Switching Characteristics
2- 30
R e visio n 8
2.5 V LVCMOS
Low-Voltage CMOS for 2.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
purpose 2.5 V applications.
Table 2-38 Minimum and Maximum DC Input and Output Levels
2.5 V LVCMOS
VIL
VIH
VOL
VOH
IOL IOH
IOSL
IOSH
IIL
1 I
IH
2
Drive Strength
Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA3 Max., mA3 A4 A4
2 mA
–0.3
0.7
1.7
3.6
0.7
1.7
2
16
18
10
4 mA
–0.3
0.7
1.7
3.6
0.7
1.7
4
16
18
10
6 mA
–0.3
0.7
1.7
3.6
0.7
1.7
6
32
37
10
8 mA
–0.3
0.7
1.7
3.6
0.7
1.7
8
32
37
10
Notes:
1. IIL is the input leakage current per I/O pin over recommended operation conditions where –0.3 V < VIN < VIL.
2. IIH is the input leakage current per I/O pin over recommended operating conditions VIH < VIN < VCCI. Input current is
larger when operating outside recommended ranges.
3. Currents are measured at high temperature (100°C junction temperature) and maximum voltage.
4. Currents are measured at 85°C junction temperature.
5. Software default selection highlighted in gray.
Figure 2-7
AC Loading
Table 2-39 2.5 V LVCMOS AC Waveforms, Measuring Points, and Capacitive Loads
Input LOW (V)
Input HIGH (V)
Measuring Point* (V)
CLOAD (pF)
02.5
1.2
10
Notes:
1. Measuring point = Vtrip. See Table 2-16 on page 2-17 for a complete table of trip points.
2. Capacitive Load for A3PN060, A3PN125, and A3PN250 is 35 pF.
Test Point
Enable Path
Datapath
35 pF
R = 1 k
R to VCCI for tLZ/tZL/tZLS
R to GND for tHZ/tZH/tZHS
35 pF for tZH/tZHS/tZL/tZLS
5 pF for tHZ/tLZ
相关PDF资料 |
PDF描述 |
|---|---|
| A3PN125-2VQG100I | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
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相关代理商/技术参数 |
参数描述 |
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