参数资料
| 型号： | A3PN250-VQ100I |
| 厂商： | Microsemi SoC |
| 文件页数： | 15/114页 |
| 文件大小： | 0K |
| 描述： | IC FPGA NANO 250K GATES 100-VQFP |
| 标准包装： | 90 |
| 系列： | ProASIC3 nano |
| RAM 位总计： | 36864 |
| 输入/输出数： | 68 |
| 门数： | 250000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
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ProASIC3 nano Flash FPGAs
Revision 11
5-5
Revision 1 (cont’d)
The device architecture figures, Figure 1-3 ProASIC3 nano Device Architecture
through
The "PLL and CCC" section was revised to include information about CCC-GLs in
A3PN020 and smaller devices.
DC and Switching
Characteristics
Advance v0.2
Table 2-2 Recommended Operating Conditions 1, 2 was revised to add VMV to
the VCCI row. The following table note was added: "VMV pins must be connected
to the corresponding VCCI pins."
The values in Table 2-7 Quiescent Supply Current Characteristics were revised
for A3PN010, A3PN015, and A3PN020.
A table note, "All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide
range, as specified in the JESD8-B specification," was added to Table 2-14
3.3 V LVCMOS Wide Range was added to Table 2-21 I/O Output Buffer
Packaging Advance
v0.2
The "48-Pin QFN" pin diagram was revised.
was added/changed to "The die attach paddle of the package is tied to ground
(GND)."
The "100-Pin VQFP" pin diagram was revised to move the pin IDs to the upper
left corner instead of the upper right corner.
Revision
Changes
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PDF描述 |
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