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参数资料
| 型号： | A40MX04-FPL44 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 49/124页 |
| 文件大小： | 3142K |
| 代理商： | A40MX04-FPL44 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页当前第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
40MX and 42MX FPGA Families
1- 24
v6.1
Notes: * Values are shown for A42MX36 ‘–3’ at 5.0V worst-case commercial conditions.
** Load-dependent
Figure 1-19 42MX Timing Model (Logic Functions Using Quadrant Clocks)
Note: *Values are shown for A42MX36 ‘–3 at 5.0V worst-case commercial conditions.
Figure 1-20 42MX Timing Model (SRAM Functions)
Array
Clocks
Combin
-atoria l
Logic
include
DQ
FO = 32
Output Delays
Internal Delays
Input Delays
I/O Module
DQ
Combinatorial
Logic Module
Sequential
Logic Module
I/O Module
DQ
Predicted
Routing
Delays
G
t
RD1=0.7 ns
t
RD2=1.9 ns
t
RD4=1.4 ns
t
RD8=2.3 ns
t
OUTH=0.00 ns
t
OUTSU=0.3 ns
t
GLH=2.6 ns
t
DLH=2.5 ns
t
DLH=2.5 ns
t
ENHZ=4.9 ns
t
RD1=0.70 ns
t
LCO=5.2 ns (light loads, pad-to-pad)
t
CO=1.3 ns
t
SUD=0.3 ns
t
HD=0.00 ns
t
PD=1.2 ns
t
IRD1=2.0 ns
t
INYL=0.8 ns
t
INH=0.0 ns
t
INSU=0.3 ns
t
INGL=1.3 ns
F
MAX=296 MHz
t
CKH=2.70 ns
tINPY=1.0ns
Input Delays
I/O Module
DQ
Array
Clocks
G
I/O Module
DQ
G
WD [7:0]
WRAD [5:0]
BLKEN
WEN
WCLK
RD [7:0]
RDAD [5:0]
REN
RCLK
Predicted
Routing
Delays
tGHL=2.9ns
tLSU=0.5ns
tLH=0.0ns
tDLH=2.6ns
tADSU=1.6ns
tADH=0.0ns
tRENSU=0.6ns
tRCO=3.4ns
tADSU=1.6ns
tADH=0.0ns
tWENSU=2.7ns
tBENS=2.8ns
tRD1=0.9ns
FMAX =167 MHz
tIRD1=2.0ns
tINSU=0.5ns
tINH=0.0ns
tINGO=1.4ns
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