- 您现在的位置：买卖IC网 > PDF目录294789 > A42MX36-BGG272A FPGA, 54000 GATES, PBGA272 PDF资料下载
参数资料
| 型号： | A42MX36-BGG272A |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 54000 GATES, PBGA272 |
| 封装： | PLASTIC, BGA-272 |
| 文件页数： | 27/76页 |
| 文件大小： | 429K |
| 代理商： | A42MX36-BGG272A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页当前第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页
MX Automotive Family FPGAs
v2.0
1-27
Table 1-6 A40MX04 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
Logic Module Propagation Delays
tPD1
Single Module
2.3
ns
tPD2
Dual-Module Macros
5.0
ns
tCO
Sequential Clock-to-Q
2.3
ns
tGO
Latch G-to-Q
2.3
ns
tRS
Flip-Flop (Latch) Reset-to-Q
2.3
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
2.6
ns
tRD2
FO=2 Routing Delay
3.6
ns
tRD3
FO=3 Routing Delay
4.5
ns
tRD4
FO=4 Routing Delay
5.5
ns
tRD8
FO=8 Routing Delay
9.5
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch) Data Input Set-Up
5.8
ns
tHD
3
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
5.8
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse Width
6.1
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse Width
6.2
ns
tA
Flip-Flop Clock Input Period
9.2
ns
fMAX
Flip-Flop (Latch) Clock Frequency
(FO = 128)
164
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.4
ns
tINYL
Pad-to-Y LOW
1.2
ns
Input Module Predicted Routing Delays1
tIRD1
FO=1 Routing Delay
3.9
ns
tIRD2
FO=2 Routing Delay
4.9
ns
tIRD3
FO=3 Routing Delay
5.9
ns
tIRD4
FO=4 Routing Delay
6.9
ns
tIRD8
FO=8 Routing Delay
10.7
ns
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Series or later Timer to check the hold time for this macro.
4. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
| A42MX36-CQ208A | FPGA, 54000 GATES, CQFP208 |
| A42MX36-CQ256A | FPGA, 54000 GATES, CQFP256 |
| A42MX36-1RQ208I | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQ208 | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQG208I | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A42MX36-BGG272I | 功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| A42MX36-BGG272M | 制造商:Microsemi Corporation 功能描述:FPGA 42MX Family 54K Gates 1184 Cells 79MHz/131MHz 0.45um Technology 3.3V/5V 272-Pin BGA 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 272BGA - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 202 I/O 272PBGA |
| A42MX36-CQ208 | 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| A42MX36-CQ208B | 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| A42MX36-CQ208M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 208CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 176 I/O 208CQFP 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP |
发布紧急采购，3分钟左右您将得到回复。