参数资料
| 型号： | A54SX32A-FGG144 |
| 厂商： | Microsemi SoC |
| 文件页数： | 56/108页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SX 48K GATES 144-FBGA |
| 标准包装： | 160 |
| 系列： | SX-A |
| LAB/CLB数： | 2880 |
| 输入/输出数： | 111 |
| 门数： | 48000 |
| 电源电压： | 2.25 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 144-LBGA |
| 供应商设备封装： | 144-FPBGA（13x13） |
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SX-A Family FPGAs
v5.3
2-31
Table 2-25 A54SX16A Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.25 V, VCCI = 2.25 V, TJ = 70°C)
Parameter
Description
–3 Speed1
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
2.5 V LVCMOS Output Module Timing 2, 3
tDLH
Data-to-Pad Low to High
3.4
3.9
4.5
5.2
7.3
ns
tDHL
Data-to-Pad High to Low
2.6
3.0
3.3
3.9
5.5
ns
tDHLS
Data-to-Pad High to Low—low slew
11.6
13.4
15.2
17.9
25.0
ns
tENZL
Enable-to-Pad, Z to L
2.4
2.8
3.2
3.7
5.2
ns
tENZLS
Data-to-Pad, Z to L—low slew
11.8
13.7
15.5
18.2
25.5
ns
tENZH
Enable-to-Pad, Z to H
3.4
3.9
4.5
5.2
7.3
ns
tENLZ
Enable-to-Pad, L to Z
2.1
2.5
2.8
3.3
4.7
ns
tENHZ
Enable-to-Pad, H to Z
2.6
3.0
3.3
3.9
5.5
ns
dTLH
4
Delta Low to High
0.031
0.037
0.043
0.051
0.071
ns/pF
dTHL
4
Delta High to Low
0.017
0.023
0.037
ns/pF
dTHLS
4
Delta High to Low—low slew
0.057
0.06
0.071
0.086
0.117
ns/pF
Note:
1. All –3 speed grades have been discontinued.
2. Delays based on 35 pF loading.
3. The equivalent IO Attribute settings for 2.5 V LVCMOS is 2.5 V LVTTL in the software.
4. To obtain the slew rate, substitute the appropriate Delta value, load capacitance, and the VCCI value into the following equation:
Slew Rate [V/ns] = (0.1*VCCI – 0.9*VCCI)/ (Cload * dT[LH|HL|HLS])
where Cload is the load capacitance driven by the I/O in pF
dT[LH|HL|HLS] is the worst case delta value from the datasheet in ns/pF.
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