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参数资料
| 型号： | A80960HD32SL2GG |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 80960HA/HD/HT 32-Bit High-Performance Superscalar Processor |
| 中文描述： | 32-BIT, 32 MHz, RISC PROCESSOR, CPGA168 |
| 封装： | CERAMIC, PGA-168 |
| 文件页数： | 68/102页 |
| 文件大小： | 828K |
| 代理商： | A80960HD32SL2GG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页当前第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页
80960HA/HD/HT
62
Advance Information
Datasheet
Figure 45. Burst, Pipelined Read Request with Wait States, 8-Bit Bus
ADS
A31:4, SUP,
CT3:0, D/C,
LOCK
W/R
A3:2
BE1/A1,
BE0/A0
WAIT
BLAST
DT/R
DEN
CLKIN
D7:0
D7:0
D7:0
D7:0
D7:0
D'
A
2
1
D
1
D
1
D
1
A'
D
2
1
D'
In-
valid
Valid
In-
valid
D31:0,
DP3:0
A3:2 = 00, 01, 10, or 11
Valid
In-
valid
A1:0 = 00
A1:0 = 01
A1:0 = 10
A1:0 = 11
Valid
Valid
In-
valid
1. Non-pipelined request concludes, pipelined reads begin
2. Pipelined reads conclude, non-pipelined requests begin
PCHK
2
Burst
Bus
Width
Odd
Parity
Enable
N
XDA
N
WDD
N
WAD
N
RDD
29
28
21
24
23-22
20
12-8
19-16
15-14
7-6
4-0
En1
ON
1
xX
800
X
x
En1
X
xx
xX
1
01
X
x
2
00010
Function
Bit
Value
External
Ready
Pipe-
Lining
N
RAD
NOTE:
Bits 31-30, 27-25, 13, and 5 are reserved.
1
PMCON
相关PDF资料 |
PDF描述 |
|---|---|
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