参数资料
型号: AD1852JRSZ
厂商: Analog Devices Inc
文件页数: 8/20页
文件大小: 0K
描述: IC DAC STEREO 24BIT 5V 28-SSOP
产品培训模块: Data Converter Fundamentals
DAC Architectures
标准包装: 47
位数: 24
数据接口: DSP,I²S,串行,SPI?
转换器数目: 2
电压电源: 模拟和数字
功率耗散(最大): 265mW
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 28-SSOP(0.209",5.30mm 宽)
供应商设备封装: 28-SSOP
包装: 管件
输出数目和类型: 4 电压,单极
采样率(每秒): 192k
产品目录页面: 781 (CN2011-ZH PDF)
AD1852
Rev. A | Page 16 of 20
U1
AD1852JRS
96/48
192/48
NC
SDATA
LRCLK
BCLK
MCLK
IDPM0
IDPM1
DEEMP
MUTE
CLATCH
CCLK
CDATA
ZEROR
ZEROL
RESET DGND
AGND
OUTL+
OUTL–
OUTR+
OUTR–
FILTB
AVDD
DVDD
C9
220pF
NP0
R9
1.96k
R11
1.96k
C10
220pF
NP0
R16
1.87k
R10
1.96k
R20
200
J11
LEFT
OUT
C15
10nF
NP0
U3B
SSM2135
R8
1.96k
C14
1nF
NP0
R17
1.87k
C13
1nF
NP0
C11
220pF
NP0
R13
1.96k
R15
1.96k
C12
220pF
NP0
R18
1.87k
R14
1.96k
R21
200
J21
RIGHT
OUT
C18
10nF
NP0
U3A
SSM2135
R12
1.96k
C17
1nF
NP0
R19
1.87k
C16
1nF
NP0
C5
100nF
+AVCC
–AVCC
C6
100nF
3RD ORDER LP BESSEL FILTER
CORNER FREQUENCY: 75kHz
GROUP DELAY: ~3.5s
CLATCH
CCLK
CDATA
ZR
ZL
RESET
U2A
HC04
U2B
HC04
AGND
FB1
600Z
FILTR
C8
10F
C1
100nF
C7
10F
CR1
ZERO
LEFT
C4
100nF
CR2
ZERO
RIGHT
R6
221
R7
221
1
3
2
4
C3
100nF
DVDD
C2
100nF
AVDD
MUTE
DEEMP
BCLK
MCLK
SDATA
LRCLK
R4
10k
R5
10k
DVDD
I/F
MODE
JP21
I/F MODE IDPM1 IDPM0
RJ, 16-BIT
0
I2S0
1
RJ, 20-BIT
1
0
RJ, 24-BIT
1
DGND
JP11
MCLK/SR SEL
R3
10k
R2
10k
R1
10k
DVDD
AD1852 STEREO DAC
OUTPUT BUFFERS AND LP FILTERS
ZL
ZR
MCLK/SR SELECT
SELECT
RATE
192/48 96/48
SPDIF
44.1kHz TO 48kHz
0
DIRECT
88.2kHz TO 96kHz
0
1
DIRECT
176.4kHz TO 192kHz
1
0
08
457
-0
29
Figure 29. DAC, Output Buffers, and LP Filters
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PDF描述
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