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参数资料
型号： AD5383BSTZ-5
厂商： Analog Devices Inc
文件页数： 39/40页
文件大小： 0K
描述： IC DAC 12BIT 32CH 5V 100-LQFP
产品培训模块： Data Converter Fundamentals
DAC Architectures
产品变化通告： AD5381,3 Redesign Change 24/Oct/2011
设计资源： 32 Channels of Programmable Voltage with Excellent Temperature Drift Performance Using AD5383 (CN0014)
AD5383 Channel Monitor Function (CN0015)
标准包装： 1
设置时间： 6µs
位数： 12
数据接口： 串行，并联
转换器数目： 32
电压电源： 单电源
功率耗散（最大）： 65mW
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 100-LQFP
供应商设备封装： 100-LQFP（14x14）
包装： 托盘
输出数目和类型： 32 电压，单极；32 电压，双极
采样率（每秒）： 167k
AD5383
Data Sheet
Rev. C | Page 8 of 40
TIMING CHARACTERISTICS
SERIAL INTERFACE TIMING
DVDD = 2.7 V to 5.5 V; AVDD = 4.5 V to 5.5 V or 2.7 V to 3.6 V; AGND = DGND = 0 V; all specifications TMIN to TMAX, unless otherwise
noted.
Table 5.
Parameter1, 2, 3
Limit at TMIN, TMAX
Unit
Description
t1
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
13
ns min
SCLK low time
t4
13
ns min
SYNC falling edge to SCLK falling edge setup time
t54
13
ns min
24th SCLK falling edge to SYNC falling edge
t64
33
ns min
Minimum SYNC low time
t7
10
ns min
Minimum SYNC high time
t7A
50
ns min
Minimum SYNC high time in readback mode
t8
5
ns min
Data setup time
t9
4.5
ns min
Data hold time
t104
30
ns max
24th SCLK falling edge to BUSY falling edge
t11
670
ns max
BUSY pulse width low (single channel update)
t124
20
ns min
24th SCLK falling edge to LDAC falling edge
t13
20
ns min
LDAC pulse width low
t14
2
μs max
BUSY rising edge to DAC output response time
t15
0
ns min
BUSY rising edge to LDAC falling edge
t16
100
ns min
LDAC falling edge to DAC output response time
t17
2
s typ
DAC output settling time, boost mode off
t18
20
ns min
CLR pulse width low
t19
40
s max
CLR pulse activation time
t205
20
ns max
SCLK rising edge to SDO valid
t215
5
ns min
SCLK falling edge to SYNC rising edge
t225
8
ns min
SYNC rising edge to SCLK rising edge
t23
20
ns min
SYNC rising edge to LDAC falling edge
1
Guaranteed by design and characterization, not production tested.
2
All input signals are specified with tr = tf = 5 ns (10% to 90% of VCC) and are timed from a voltage level of 1.2 V.
3
See Figure 2, Figure 3, Figure 4, and Figure 5.
4
Standalone mode only.
5
Daisy-chain mode only.
CL
50pF
TO OUTPUT PIN
VOH (MIN) OR
VOL (MAX)
200
A
200
A
IOL
IOH
03734-002
Figure 2. Load Circuit for SDO Timing Diagram
(Serial Interface, Daisy-Chain Mode)
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PDF描述
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参数描述
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