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参数资料
| 型号： | AD73322LARU |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 通信及网络 |
| 英文描述： | Low Cost, Low Power CMOS General-Purpose Dual Analog Front End |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PDSO28 |
| 封装： | MO-153AE, TSSOP-28 |
| 文件页数： | 5/40页 |
| 文件大小： | 437K |
| 代理商： | AD73322LARU |
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REV. 0
AD73322L
–5–
Table II. Signal Ranges
3 V Power Supply
5VEN = 0
1.2 V
±
10%
1.2 V
±
10%
1.578 V p-p
1.0954 V p-p
VREFCAP
VREFOUT
ADC
Maximum Input Range at V
IN
Nominal Reference Level
Maximum Voltage Output Swing
Single-Ended
Differential
Nominal Voltage Output Swing
Single-Ended
Differential
Output Bias Voltage
DAC
1.578 V p-p
3.156 V p-p
1.0954 V p-p
2.1909 V p-p
VREFOUT
TIMING CHARACTERISTICS
Limit at
T
A
= –40 C to +105 C
Parameter
Unit
Description
Clock Signals
t
1
t
2
t
3
Serial Port
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
See Figure 1
MCLK Period
MCLK Width High
MCLK Width Low
See Figures 3 and 4
SCLK Period
SCLK Width High
SCLK Width Low
SDI/SDIFS Setup Before SCLK Low
SDI/SDIFS Hold After SCLK Low
SDOFS Delay from SCLK High
SDOFS Hold After SCLK High
SDO Hold After SCLK High
SDO Delay from SCLK High
SCLK Delay from MCLK
61
24.4
24.4
ns min
ns min
ns min
t
1
0.4
×
t
1
0.4
×
t
1
20
0
10
10
10
10
30
ns min
ns min
ns min
ns min
ns min
ns max
ns min
ns min
ns max
ns max
Specifications subject to change without notice.
(AVDD = 3 V 10%; DVDD = 3 V 10%; AGND = DGND = 0 V; T
A
= T
MlN
to T
MAX
, unless
otherwise noted.)
相关PDF资料 |
PDF描述 |
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