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参数资料
| 型号： | AD7346B |
| 厂商： | Analog Devices, Inc. |
| 英文描述： | 2 Pair/1 Pair ETSI Compatible HDSL Analog Front End |
| 中文描述： | 2对/ 1对ETSI兼容HDSL模拟前端 |
| 文件页数： | 5/8页 |
| 文件大小： | 93K |
| 代理商： | AD7346B |
AD5011
–5–
REV PrA
PRELIMINARY TECHNICAL DATA
D11
D10
D1
D0
ADCCLK
t
6
t
10
D11
D10
D9
SCLK
SDO
t
7
t
8
t
9
D11
D10
D1
D0
D13
D12
D1
D0
TxCLK
t
14
t
11
TxSYNC
t
13
X
t
12
X
D11
D2
D13
D12
TxDATA
t
15
Figure 2. ADC Timing (1160 kHz < ADCCLK <= 2320 kHz)
Figure 3. DAC Timing
Figure 4. Control Interface
R/W SEL2
D10
D1
DO
SEL1
D11
SEL0
SPICLK
t
17
t
18
TFS
t
20
t
19
DT
t
16
t
21
D10
D1
DO
D11
DR
(R/W = 1)
DR
(R/W = 0
t
22
t
23
SCLK activity and serial output data activity does not coincide with the sesitive ADCCLK clock edges
The rising edge of TxSYNC can occur anywhere as long at the TxSYNC low time exceeds one TxCLK period. The TxSYNC falling edge
must occur after the TxCLK rising edge which captures the LSB of the previous word. This ensures correct loading into the DAC. The
first 14 bits are loaded into the DAC, the 2 LSBs being don't cares.
If R/
W
= 1, the selected register's contents will be output on DR. If R/
W
= 0, no data will be output on DR. The SEL bits identify
which of the four register banks is being written to. The 12 LSBs contain the word. When the AD5011 is reset using RESETB, the
registers are reset to zero.
相关PDF资料 |
PDF描述 |
|---|---|
| AD5011 | M5100-033-0008 |
| AD5011B | 2 Pair/1 Pair ETSI Compatible HDSL Analog Front End |
| AD73522 | Dual Analog Front End with Flash based DSP Microcomputer(带闪速DSP微计算机的双模拟前端) |
| AD736JN | Low Cost, Low Power, True RMS-to-DC Converter |
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相关代理商/技术参数 |
参数描述 |
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