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参数资料
型号： AD9520-2/PCBZ
厂商： Analog Devices Inc
文件页数： 3/80页
文件大小： 0K
描述： BOARD EVAL AD9520-2
设计资源： Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121)
Phase Coherent FSK Modulator (CN0186)
AD9520 Eval Brd Schematic
AD9520 BOM
标准包装： 1
主要目的： 计时，时钟发生器
已用 IC / 零件： AD9520-2
已供物品： 板
Data Sheet
AD9520-2
Rev. A | Page 11 of 80
CLOCK OUTPUT ABSOLUTE PHASE NOISE (INTERNAL VCO USED)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL ABSOLUTE PHASE NOISE
Internal VCO; direct-to-LVPECL output and
for loop bandwidths < 1 kHz
VCO = 2.335 GHz; Output = 2.335 GHz
1 kHz Offset
49
dBc/Hz
10 kHz Offset
80
dBc/Hz
100 kHz Offset
105
dBc/Hz
1 MHz Offset
125
dBc/Hz
10 MHz Offset
140
dBc/Hz
40 MHz Offset
146
dBc/Hz
VCO = 2.175 GHz; Output = 2.175 GHz
1 kHz Offset
52
dBc/Hz
10 kHz Offset
83
dBc/Hz
100 kHz Offset
108
dBc/Hz
1 MHz Offset
128
dBc/Hz
10 MHz Offset
142
dBc/Hz
40 MHz Offset
147
dBc/Hz
VCO = 2.05 GHz; Output = 2.05 GHz
1 kHz Offset
55
dBc/Hz
10 kHz Offset
84
dBc/Hz
100 kHz Offset
110
dBc/Hz
1 MHz Offset
130
dBc/Hz
10 MHz Offset
142
dBc/Hz
40 MHz Offset
147
dBc/Hz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING INTERNAL VCO)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is
clean, so a wider PLL loop bandwidth is
used; reference = 15.36 MHz; R divider = 1
VCO = 2.212 GHz; LVPECL = 245.76 MHz; PLL LBW = 66 kHz
145
fs rms
Integration BW = 200 kHz to 10 MHz
321
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.212 GHz; LVPECL = 122.88 MHz; PLL LBW = 66 kHz
155
fs rms
Integration BW = 200 kHz to 10 MHz
324
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.212 GHz; LVPECL = 61.44 MHz; PLL LBW = 66 kHz
169
fs rms
Integration BW = 200 kHz to 10 MHz
336
fs rms
Integration BW = 12 kHz to 20 MHz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK CLEANUP USING INTERNAL VCO)
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is
jittery, so a narrower PLL loop bandwidth is
used; reference = 19.44 MHz; R divider = 162
VCO = 2.177 GHz; LVPECL = 155.52 MHz; PLL LBW = 2.1 kHz
569
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.212 GHz; LVPECL = 122.88 MHz; PLL LBW = 2.2 kHz
599
fs rms
Integration BW = 12 kHz to 20 MHz
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