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参数资料
| 型号： | AD9609-65EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 16/32页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION AD9609 65MSPS |
| 设计资源： | AD9649/29/09 Schematics AD9649/29/09 Gerber Files |
| 标准包装： | 1 |
| ADC 的数量： | 1 |
| 位数： | 10 |
| 采样率（每秒）： | 65M |
| 数据接口： | 串行，SPI? |
| 输入范围： | 2 Vpp |
| 在以下条件下的电源（标准）： | 73.3mW @ 65MSPS |
| 工作温度： | -40°C ~ 85°C |
| 已用 IC / 零件： | AD9609 |
| 已供物品： | 板 |
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AD9609
Rev. 0 | Page 23 of 32
TIMING
The AD9609 provides latched data with a pipeline delay of
eight clock cycles. Data outputs are available one propagation
delay (tPD) after the rising edge of the clock signal.
Minimize the length of the output data lines and loads placed
on them to reduce transients within the AD9609. These
transients can degrade converter dynamic performance.
The lowest typical conversion rate of the AD9609 is 3 MSPS. At
clock rates below 3 MSPS, dynamic performance can degrade.
Data Clock Output (DCO)
The AD9609 provides a data clock output (DCO) signal
intended for capturing the data in an external register. The CMOS
data outputs are valid on the rising edge of DCO, unless the DCO
clock polarity has been changed via the SPI. See Figure 2 for a
graphical timing description.
Table 13. Output Data Format
Input (V)
Condition (V)
Offset Binary Output Mode
Twos Complement Mode
OR
VIN+ VIN
< VREF 0.5 LSB
00 0000 0000
10 0000 0000
1
VIN+ VIN
= VREF
00 0000 0000
10 0000 0000
0
VIN+ VIN
= 0
10 0000 0000
00 0000 0000
0
VIN+ VIN
= +VREF 1.0 LSB
11 1111 1111
01 1111 1111
0
VIN+ VIN
> +VREF 0.5 LSB
11 1111 1111
01 1111 1111
1
相关PDF资料 |
PDF描述 |
|---|---|
| 0982660812 | CBL 13POS 0.5MM JMPR TYPE D 2" |
| EBM30DRSD | CONN EDGECARD 60POS DIP .156 SLD |
| SI1869DH-T1-E3 | IC LOAD SW LVL SHIFT 20V SC70-6 |
| ECM25DRPN | CONN EDGECARD 50POS DIP .156 SLD |
| 0210490241 | CABLE JUMPER 1.25MM .127M 18POS |
相关代理商/技术参数 |
参数描述 |
|---|---|
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