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参数资料
| 型号： | AD9991KCPZRL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 35/60页 |
| 文件大小： | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 56-LFCSP |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 2,500 |
| 类型： | CCD 信号处理器，10 位 |
| 输入类型： | 逻辑 |
| 输出类型： | 逻辑 |
| 接口： | 3 线串口 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 56-LFCSP-VQ（8x8） |
| 包装： | 带卷 (TR) |
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AD9991
–40–
COMPLETE LISTING FOR REGISTER BANK 1
All registers are VD updated, except where noted:
= SCK Updated
= SG-Line Updated
All address and default values are in hexadecimal.
Table XVI. AFE Register Map
Data Bit Default
Address Content
Value
Register Name
Register Description
00
[11:0]
7
OPRMODE
AFE Operation Modes (See Table XXIV for Detail).
01
[9:0]
0
VGAGAIN
VGA Gain.
02
[7:0]
80
CLAMPLEVEL
Optical Black Clamp Level.
03
[11:0]
4
CTLMODE
AFE Control Modes (See Table XXV for Detail).
Table XVII. Miscellaneous Register Map
Data Bit Default
Address Content
Value
Register Name
Register Description
10
[0]
0
SW_RST
Software Reset. 1= Reset all registers to default, then self-clear back to 0.
11
[0]
0
OUTCONTROL
Output Control. 0 = Make all outputs dc inactive.
12
[0]
1
TEST USE
Internal Use Only. Must be set to 1.
13
[0]
0
SYNCPOL
SYNC Active Polarity (0 = Active Low).
14
[0]
0
SYNCSUSPEND
Suspend Clocks during SYNC Active (1 = Suspend).
15
[0]
0
TGCORE_RSTB
Timing Core Reset Bar. 0 = Reset TG Core, 1= Resume Operation.
16
[0]
1
OSC_PWRDOWN
CLO Oscillator Power-Down (0 = Oscillator is powered-down).
17
Unused.
18
[0]
0
TEST USE
Internal Use Only. Must be set to 0.
19
[11:0]
0
UPDATE
Serial Update. Line (HD) in the eld to update VD updated registers.
1A
[0]
0
PREVENTUPDATE
Prevents the Update of the VD Updated Registers. 1 = Prevent update.
1B
[23:0]
0
MODE
Mode Register.
1C
[1:0]
0
FIELDVAL
Field Value Sync. 0 = Next Field 0, 1 = Next Field 1, 2/3 = Next Field 2.
Table XVIII. VD/HD Register Map
Data Bit Default
Address Content
Value
Register Name
Register Description
20
[0]
0
MASTER
VD/HD Master or Slave Timing (0 = Slave Mode).
21
[0]
0
VDHDPOL
VD/HD Active Polarity. 0 = Low, 1 = High.
22
[17:0]
0
VDHDRISE
Rising Edge Location for VD [17:12] and HD [11:0].
REV. 0
相关PDF资料 |
PDF描述 |
|---|---|
| AD9992BBCZRL | IC CCD SGNL PROC 12BIT 105CSPBGA |
| AD9995KCPZ | IC CCD SIGNAL PROCESSOR 56-LFCSP |
| ADA4424-6ARUZ | IC FILTR VID6CH SD/ED/HD 38TSSOP |
| ADATE302-02BBCZ | IC DCL ATE 500MHZ DUAL 84CSPBGA |
| ADATE304BBCZ | IC DCL ATE 200MHZ DUAL 84CSPBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| AD9992BBCZRL | 功能描述:IC CCD SGNL PROC 12BIT 105CSPBGA RoHS:是 类别:集成电路 (IC) >> 接口 - 传感器和探测器接口 系列:- 其它有关文件:Automotive Product Guide 产品培训模块:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 标准包装:74 系列:- 类型:触控式传感器 输入类型:数字 输出类型:数字 接口:JTAG，串行 电流 - 电源:100µA 安装类型:表面贴装 封装/外壳:20-TSSOP（0.173"，4.40mm 宽） 供应商设备封装:20-TSSOP 包装:管件 |
| AD9993BBCZ | 功能描述:IC MIXED-SIGNAL FRONT END 196BGA 制造商:analog devices inc. 系列:- 包装:托盘 零件状态:在售 类型:ADC，DAC 输入类型:LVDS 输出类型:LVDS 接口:SPI 电流 - 电源:- 工作温度:- 安装类型:表面贴装 封装/外壳:196-LFBGA，CSPBGA 供应商器件封装:196-CSPBGA（12x12） 标准包装:1 |
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