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参数资料
| 型号： | ADAU1381BCBZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/84页 |
| 文件大小： | 0K |
| 描述： | IC AUDIO CODEC STEREO LN 30WLCSP |
| 标准包装： | 5,000 |
| 类型： | 立体声音频 |
| 数据接口： | 串行，SPI? |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 2 / 2 |
| 三角积分调变： | 无 |
| S/N 比，标准 ADC / DAC (db)： | 97 / 100 |
| 动态范围，标准 ADC / DAC (db)： | 96.5 / 100 |
| 电压 - 电源，模拟： | 1.8 V ~ 3.65 V |
| 电压 - 电源，数字： | 1.63 V ~ 3.65 V |
| 工作温度： | -25°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 30-UFBGA，WLCSP |
| 供应商设备封装： | 30-WLCSP（3.4x2.64） |
| 包装： | 带卷 (TR) |
| 配用： | EVAL-ADAU1381Z-ND - BOARD EVALUATION FOR ADAU1381 |
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ADAU1381
Rev. B | Page 11 of 84
DIGITAL TIMING SPECIFICATIONS
25°C < TA < +85°C, IOVDD = 1.62 V to 3.63 V, unless otherwise specified.
Table 7. Digital Timing
Limit
Parameter
tMIN
tMAX
Unit
Description
MASTER CLOCK
tMP
50
90.9
ns
Master clock (MCLK) period (that is, period of the signal input to MCKI).
Duty Cycle
30
70
%
SERIAL PORT
tBIL
10
ns
BCLK pulse width low.
tBIH
10
ns
BCLK pulse width high.
tLIS
5
ns
LRCLK setup. Time to BCLK rising.
tLIH
5
ns
LRCLK hold. Time from BCLK rising.
tSIS
5
ns
DAC_SDATA setup. Time to BCLK rising.
tSIH
5
ns
DAC_SDATA hold. Time from BCLK rising.
tSODM
70
ns
ADC_SDATA delay. Time from BCLK falling in master mode.
SPI PORT
fCCLK,R
5
MHz
CCLK frequency, read operation, IOVDD = 1.8 V ± 10%.
fCCLK,R
10
MHz
CCLK frequency, read operation, IOVDD = 3.3 V ± 10%.
fCCLK,W
25
MHz
CCLK frequency, write operation, IOVDD = 1.8 V ± 10%.
fCCLK,W
25
MHz
CCLK frequency, write operation, IOVDD = 3.3 V ± 10%.
tCCPL
10
ns
CCLK pulse width low.
tCCPH
10
ns
CCLK pulse width high.
tCLS
10
ns
CLATCH setup. Time to CCLK rising.
tCLH
5
ns
CLATCH hold. Time from CCLK rising.
tCLPH
10
ns
CLATCH pulse width high.
tCDS
5
ns
CDATA setup. Time to CCLK rising.
tCDH
5
ns
CDATA hold. Time from CCLK rising.
tCOD
70
COUT delay from CCLK edge to valid data, IOVDD = 1.8 V ± 10%.
40
ns
COUT delay from CCLK edge to valid data, IOVDD = 3.3 V ± 10%.
I2C PORT
fSCL
400
kHz
SCL frequency.
tSCLH
0.6
μs
SCL high.
tSCLL
1.3
μs
SCL low.
tSCS
0.6
μs
Setup time; relevant for repeated start condition.
tSCH
0.6
μs
Hold time. After this period, the first clock is generated.
tDS
100
ns
Data setup time.
tSCR
300
ns
SCL rise time.
tSCF
300
ns
SCL fall time.
tSDR
300
ns
SDA rise time.
tSDF
300
ns
SDA fall time.
tBFT
0.6
μs
Bus-free time. Time between stop and start.
DIGITAL MICROPHONE
RL = 1 MΩ, CL = 14 pF.
tDCF
10
ns
Digital microphone clock fall time.
tDCR
10
ns
Digital microphone clock rise time.
tDDV
22
30
ns
Digital microphone delay time for valid data.
tDDH
0
12
ns
Digital microphone delay time for data three-stated.
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参数描述 |
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| ADAU1381BCPZ | 功能描述:IC AUDIO CODEC STEREO LN 32LFCSP RoHS:是 类别:集成电路 (IC) >> 接口 - 编解码器 系列:- 标准包装:2,500 系列:- 类型:立体声音频 数据接口:串行 分辨率（位）:18 b ADC / DAC 数量:2 / 2 三角积分调变:是 S/N 比，标准 ADC / DAC (db):81.5 / 88 动态范围，标准 ADC / DAC (db):82 / 87.5 电压 - 电源，模拟:2.6 V ~ 3.3 V 电压 - 电源，数字:1.7 V ~ 3.3 V 工作温度:-40°C ~ 85°C 安装类型:表面贴装 封装/外壳:48-WFQFN 裸露焊盘 供应商设备封装:48-TQFN-EP（7x7） 包装:带卷 (TR) |
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| ADAU1382BCPZ | 制造商:Analog Devices 功能描述:STEREO AUDIO CODEC FOR DIG STILL CAM - Trays 制造商:Analog Devices 功能描述:IC AUDIO CODEC 24BIT 96KHZ LFCSP-32 制造商:Analog Devices 功能描述:IC, AUDIO CODEC, 24BIT, 96KHZ, LFCSP-32, Audio CODEC Type:Stereo, No. of ADCs:2, 制造商:Analog Devices 功能描述:AUDIO CODEC |
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