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参数资料
| 型号： | ADAU1961WBCPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/76页 |
| 文件大小： | 0K |
| 描述： | IC STEREO AUD CODEC LP 32LFCSP |
| 标准包装： | 5,000 |
| 类型： | 音频编解码器 |
| 数据接口： | I²C，串行，SPI? |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 2 / 2 |
| 三角积分调变： | 无 |
| S/N 比，标准 ADC / DAC (db)： | 98 / 98 |
| 动态范围，标准 ADC / DAC (db)： | 96 / 98 |
| 电压 - 电源，模拟： | 2.97 V ~ 3.63 V |
| 电压 - 电源，数字： | 2.97 V ~ 3.63 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-EP（5x5） |
| 包装： | 带卷 (TR) |
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ADAU1961
Data Sheet
Rev. A | Page 24 of 76
CLOCKING AND SAMPLING RATES
MCLK
ADC_S
D
AT
A
BCL
K
LR
C
LK
DAC_S
D
AT
A
INFREQ[1:0]
SERIAL DATA
INPUT/OUTPUT
PORT
ADCs
DACs
÷ X
× (R + N/M)
R1: PLL CONTROL REGISTER
CLKSRC
R0: CLOCK
CONTROL REGISTER
CORE
CLOCK
R17: CONVERTER
CONTROL 0 REGISTER
256 ×
fS, 512 × fS,
768 ×
fS, 1024 × fS
CONVSR[2:0]
fS/0.5, 1, 1.5, 2, 3, 4, 6
08
91
5-
0
20
Figure 29. Clock Tree Diagram
CORE CLOCK
Clocks for the converters and the serial ports are derived from
the core clock. The core clock can be derived directly from
MCLK or it can be generated by the PLL. The CLKSRC bit (Bit
3 in Register R0, Address 0x4000) determines the clock source.
The INFREQ[1:0] bits should be set according to the expected
input clock rate selected by CLKSRC; this value also determines
the core clock rate and the base sampling frequency, fS.
For example, if the input to CLKSRC = 49.152 MHz (from
PLL), then
INFREQ[1:0] = 1024 × fS
fS = 49.152 MHz/1024 = 48 kHz
The PLL output clock rate is always 1024 × fS, and the clock
control register automatically sets the INFREQ[1:0] bits to
1024 × fS when using the PLL. When using a direct clock, the
INFREQ[1:0] frequency should be set according to the MCLK
pin clock rate and the desired base sampling frequency.
Table 11. Clock Control Register (Register R0, Address 0x4000)
Bits
Bit Name
Settings
3
CLKSRC
0: Direct from MCLK pin (default)
1: PLL clock
[2:1]
INFREQ[1:0]
00: 256 × fS (default)
01: 512 × fS
10: 768 × fS
11: 1024 × fS
0
COREN
0: Core clock disabled (default)
1: Core clock enabled
SAMPLING RATES
The ADCs, DACs, and serial port share a common sampling
rate that is set in Register R17 (Converter Control 0 register,
Address 0x4017). The CONVSR[2:0] bits set the sampling rate
as a ratio of the base sampling frequency.
Table 12 and Table 13 list the sampling rate divisions for
common base sampling rates.
Table 12. 48 kHz Base Sampling Rate Divisions
Base Sampling
Frequency
Sampling Rate Scaling
Sampling Rate
fS = 48 kHz
fS/1
48 kHz
fS/6
8 kHz
fS/4
12 kHz
fS/3
16 kHz
fS/2
24 kHz
fS/1.5
32 kHz
fS/0.5
96 kHz
Table 13. 44.1 kHz Base Sampling Rate Divisions
Base Sampling
Frequency
Sampling Rate Scaling
Sampling Rate
fS = 44.1 kHz
fS/1
44.1 kHz
fS/6
7.35 kHz
fS/4
11.025 kHz
fS/3
14.7 kHz
fS/2
22.05 kHz
fS/1.5
29.4 kHz
fS/0.5
88.2 kHz
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