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参数资料
| 型号： | ADAU1961WBCPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 18/76页 |
| 文件大小： | 0K |
| 描述： | IC STEREO AUD CODEC LP 32LFCSP |
| 标准包装： | 5,000 |
| 类型： | 音频编解码器 |
| 数据接口： | I²C，串行，SPI? |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 2 / 2 |
| 三角积分调变： | 无 |
| S/N 比，标准 ADC / DAC (db)： | 98 / 98 |
| 动态范围，标准 ADC / DAC (db)： | 96 / 98 |
| 电压 - 电源，模拟： | 2.97 V ~ 3.63 V |
| 电压 - 电源，数字： | 2.97 V ~ 3.63 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-EP（5x5） |
| 包装： | 带卷 (TR) |
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Data Sheet
ADAU1961
Rev. A | Page 25 of 76
PLL
The PLL uses the MCLK as a reference to generate the core
clock. PLL settings are set in Register R1 (PLL control register,
Address 0x4002). Depending on the MCLK frequency, the PLL
must be set for either integer or fractional mode. The PLL can
accept input frequencies in the range of 8 MHz to 27 MHz.
All six bytes in the PLL control register must be written with a
single continuous write to the control port.
MCLK
÷ X
× (R + N/M)
TO PLL
CLOCK DIVIDER
08915-
021
Figure 30. PLL Block Diagram
Integer Mode
Integer mode is used when the MCLK is an integer (R) multiple
of the PLL output (1024 × fS).
For example, if MCLK = 12.288 MHz and fS = 48 kHz, then
PLL required output = 1024 × 48 kHz = 49.152 MHz
R = 49.152 MHz/12.288 MHz = 4
In integer mode, the values set for N and M are ignored.
Fractional Mode
Fractional mode is used when the MCLK is a fractional
(R + (N/M)) multiple of the PLL output.
For example, if MCLK = 12 MHz and fS = 48 kHz, then
PLL required output = 1024 × 48 kHz = 49.152 MHz
R + (N/M) = 49.152 MHz/12 MHz = 4 + (12/125)
Common fractional PLL parameter settings for 44.1 kHz and
48 kHz sampling rates can be found in Table 15 and Table 16.
The PLL outputs a clock in the range of 41 MHz to 54 MHz,
which should be taken into account when calculating PLL
values and MCLK frequencies.
Table 14. PLL Control Register (Register R1, Address 0x4002)
Bits
Bit Name
Description
[47:32]
M[15:0]
Denominator of the fractional PLL: 16-bit binary number
0x00FD: M = 253 (default)
[31:16]
N[15:0]
Numerator of the fractional PLL: 16-bit binary number
0x000C: N = 12 (default)
[14:11]
R[3:0]
Integer part of PLL: four bits, only values 2 to 8 are valid
0010: R = 2 (default)
0011: R = 3
0100: R = 4
0101: R = 5
0110: R = 6
0111: R = 7
1000: R = 8
[10:9]
X[1:0]
PLL input clock divider
00: X = 1 (default)
01: X = 2
10: X = 3
11: X = 4
8
Type
PLL operation mode
0: Integer (default)
1: Fractional
1
Lock
PLL lock (read-only bit)
0: PLL unlocked (default)
1: PLL locked
0
PLLEN
PLL enable
0: PLL disabled (default)
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