参数资料
| 型号： | ADE7156ASTZF16-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 131/152页 |
| 文件大小： | 0K |
| 描述： | IC ENERGY METER 64-LQFP |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 1,500 |
| 输入阻抗： | * |
| 测量误差： | * |
| 电压 - 高输入/输出： | * |
| 电压 - 低输入/输出： | * |
| 电流 - 电源： | * |
| 电源电压： | * |
| 测量仪表类型： | * |
| 工作温度： | * |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 带卷 (TR) |
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ADE7116/ADE7156/ADE7166/ADE7169/ADE7566/ADE7569
Because Timer 2 has 16-bit autoreload capability, very low baud
f CORE
FRACTIONAL ÷(1 + SBAUDF/64)
rates are still possible. Timer 2 is selected as the baud rate
generator by setting TCLK and/or RCLK in Timer/Counter 2
control SFR (T2CON, Address 0xC8). The baud rates for transmit
DIVIDER
TIMER 1/TIMER 2
Tx CLOCK
TIMER 1/TIMER 2
Rx CLOCK
and receive can be simultaneously different. Setting RCLK
1
0
and/or TCLK puts Timer 2 into its baud rate generator mode, as
shown in Figure 107.
÷2 DIV + SBTH
Rx CLOCK
In this case, the baud rate is given by the following formula:
Mode 1 or Mode 3 Baud Rate =
÷32
1
UART TIMER
Rx/Tx CLOCK
0
UARTBAUDEN
Tx CLOCK
f CORE
( 16 × [ 65536 ? ( RCAP 2 H : RCAP 2 L ) ] )
UART Timer Generated Baud Rates
The high integer dividers in a UART block mean that high speed
baud rates are not always possible. In addition, generating baud
rates requires the exclusive use of a timer, rendering it unusable
for other applications when the UART is required. To address
this problem, each ADE7116/ADE7156/ADE7166/ADE7169/
ADE7566/ADE7569 has a dedicated baud rate timer (UART
timer) specifically for generating highly accurate baud rates. The
UART timer can be used instead of Timer 1 or Timer 2 for gener-
ating very accurate high speed UART baud rates, including
Figure 106. UART Timer, UART Baud Rate
Two SFRs, enhanced serial baud rate control SFR (SBAUDT,
Address 0x9E) and UART timer fractional divider SFR
(SBAUDF, Address 0x9D), are used to control the UART timer.
SBAUDT is the baud rate control SFR; it sets up the integer
divider (DIV) and the extended divider (SBTH) for the UART
timer.
The appropriate value to write to DIV (Bits [2:0]) and SBTH
(Bits [4:3]) bits can be calculated using the following formula
where f CORE is defined in the POWCON SFR (see Table 26).
Note that the DIV value must be rounded down to the nearest
integer.
? ?
log ?
?
? 16 × Baud Rate ?
115,200 bps. This timer also allows a much wider range of baud
rates to be obtained. In fact, every desired bit rate from 12 bps
to 393,216 bps can be generated to within an error of ±0.8%. The
UART timer also frees up the other three timers, allowing them
DIV + SBTH =
? ?
f CORE
log ( 2 )
to be used for different applications. A block diagram of the
UART timer is shown in Figure 106.
TIMER 1
OVERFLOW
2
0
1
f CORE
C/ T2 = 0
CONTROL
TL2
(8 BITS)
TH2
(8 BITS)
TIMER 2
OVERFLOW
1
0
SMOD
RCLK
T2
PIN
C/ T2 = 1
TR2
1
0
16
TCLK
Rx
CLOCK
NOTE: AVAILABILITY OF ADDITIONAL
EXTERNAL INTERRUPT
RCAP2L
RCAP2H
RELOAD
16
Tx
CLOCK
T2EX
PIN
TRANSITION
DETECTOR
CONTROL
EXF 2
TIMER 2
INTERRUPT
EXEN2
Figure 107. Timer 2, UART Baud Rates
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PDF描述 |
|---|---|
| ADE7116ASTZF8-RL | IC ENERGY METER 64-LQFP |
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| ADE5166ASTZF62 | IC METER/8052/RTC/LCD DRV 64LQFP |
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参数描述 |
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