参数资料
| 型号： | ADN2805ACPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 16/16页 |
| 文件大小： | 0K |
| 描述： | IC CLK/DATA REC 1.25GBPS 32LFCSP |
| 标准包装： | 1 |
| 类型： | 时钟和数据恢复（CDR），多路复用器 |
| PLL： | 是 |
| 主要目的： | SONET/SDH |
| 输入： | CML |
| 输出： | LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.25GHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 托盘 |
Data Sheet
ADN2805
Rev. B | Page 9 of 16
Table 7. Internal Register Map1, 2
Reg. Name
R/W
Address
D7
D6
D5
D4
D3
D2
D1
D0
FREQ0
R
0x0
MSB
LSB
FREQ1
R
0x1
MSB
LSB
FREQ2
R
0x2
0
MSB
LSB
RATE
R
0x3
COARSE_RD[8] MSB
Coarse Data Rate Readback
COARSE_RD[1]
MISC
R
0x4
X
Static
LOL
Status
Data Rate
Measure
Complete
X
COARSE_RD[0]
(LSB)
CTRLA
W
0x8
fREF Range
Data Rate/DIV_fREF Ratio
Measure Data Rate
Lock to Reference
CTRLB
W
0x9
Config
LOL
Reset
MISC[4]
System
Reset
0
Reset
MISC[2]
0
CTRLC
W
0x11
0
Squelch Mode
Output Boost
1 All writeable registers default to 0x00.
2 X = don’t care.
Table 8. Miscellaneous Register, MISC1
Static LOL
LOL Status
Data Rate Measurement Complete
Coarse Rate Readback LSB
D7
D6
D5
D4
D3
D2
D1
D0
X
0 = waiting for next LOL
0 = locked
0 = measuring data rate
X
COARSE_RD[0]
1 = static LOL until reset
1 = acquiring
1 = measurement complete
1 X = don’t care.
Table 9. Control Register, CTRLA1
fREF Range
Data Rate/DIV_fREF Ratio
Measure Data Rate
Lock to Reference
D7
D6
D5
D4
D3
D2
D1
D0
0
10 MHz to 20 MHz
0
1
Set to 1 to measure data rate
0 = lock to input data
0
1
20 MHz to 40 MHz
0
1
2
1 = lock to reference clock
1
0
40 MHz to 80 MHz
0
1
0
4
1
80 MHz to 160 MHz
n
2n
1
0
256
1 Where DIV_f
REF
is the divided down reference referred to the 10 MHz to 20 MHz band.
Table 10. Control Register, CTRLB
Configure LOL
Reset MISC[4]
System Reset
Reset MISC[2]
D7
D6
D5
D4
D3
D2
D1
D0
0 = LOL pin normal operation
1 = LOL pin is static LOL
Write a 1 followed by
0 to reset MISC[4]
Write a 1 followed by
0 to reset ADN2805
Set to 0
Write a 1 followed by
0 to reset MISC[2]
Set to 0
Table 11. Control Register, CTRLC
Squelch Mode
Output Boost
D7
D6
D5
D4
D3
D2
D1
D0
0 = SQUELCH DATAOUT and CLKOUT
0 = default output swing
Set to 0
1 = SQUELCH DATAOUT or CLKOUT
1 = boost output swing
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