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参数资料
| 型号： | ADS1244IDGSR |
| 厂商： | Texas Instruments |
| 文件页数： | 18/24页 |
| 文件大小： | 0K |
| 描述： | IC ADC LP CONVERT 24BIT 10-MSOP |
| 产品培训模块： | Data Converter Basics |
| 视频文件： | Nuts and Bolts of the Delta-Sigma Converter |
| 标准包装： | 2,500 |
| 位数： | 24 |
| 采样率（每秒）： | 15 |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 270µW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 10-TFSOP，10-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 10-MSOP |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 2 个单端，单极；1 个差分，双极 |
| 配用： | 296-18359-ND - EVALUATION MODULE FOR ADS1244 |
ADS1244
3
SBAS273
www.ti.com
ELECTRICAL CHARACTERISTICS
All specifications –40
°C to +85°C, AVDD = 5V, DVDD = +3V, f
CLK = 2.4576MHz, and VREF = 2.5V, unless otherwise specified.
ADS1244
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
ANALOG INPUT
Full-Scale Input Voltage Range
AINP – AINN
±2V
REF
V
Absolute Input Range
AINP, AINN with Respect to GND
GND – 0.1
AVDD + 0.1
V
Differential Input Impedance
fCLK = 2.4576MHz
5
M
SYSTEM PERFORMANCE
Resolution
No Missing Codes
24
Bits
Data Rate
fCLK = 2.4576MHz
15
sps(1)
Integral Nonlinearity (INL)
Differential Input Signal, End Point Fit
±0.0002
±0.0008
% FSR(2)
Offset Error
1
10
ppm of FSR
Offset Error Drift(3)
0.01
ppm of FSR/
°C
Gain Error
0.005
0.02
%
Gain Error Drift(3)
0.5
ppm/
°C
Common-Mode Rejection
at DC
90
130
dB
fCM(4) = 50 ± 1Hz, fCLK = 2.4576MHz
100
dB
fCM = 60 ± 1Hz, fCLK = 2.4576MHz
100
dB
Normal-Mode Rejection
fSIG(5) = 50 ± 1Hz, fCLK = 2.4576MHz
60
dB
fSIG = 60 ± 1Hz, fCLK = 2.4576MHz
70
dB
Input Referred Noise
1
ppm of FSR, rms
Analog Power-Supply Rejection
at DC,
AVDD = 5%
105
dB
Digital Power-Supply Rejection
at DC,
DVDD = 5%
100
dB
VOLTAGE REFERENCE INPUT
Reference Input Voltage (VREF)VREF ≡ VREFP – VREFN
0.5
2.5
AVDD(6)
V
Negative Reference Input (VREFN)
GND – 0.1
VREFP – 0.5
V
Positive Reference Input (VREFP)
VREFN + 0.5
AVDD + 0.1
V
Voltage Reference Impedance
fCLK = 2.4576MHz
1
M
DIGITAL INPUT/OUTPUT
Logic Levels
VIH (CLK, SCLK)
2.1
5.25
V
VIL (CLK, SCLK)
GND
0.9
V
VOH (DRDY/DOUT )IOH = 1mA
2.6
V
VOL (DRDY/DOUT )IOL = 1mA
0.4
V
Input Leakage (CLK, SCLK)
0 < (CLK, SCLK) < DVDD
±10
A
CLK Frequency (fCLK)
6MHz
CLK Duty Cycle
30
70
%
POWER SUPPLY
AVDD
2.5
5.25
V
DVDD
1.8
3.6
V
AVDD Current
Sleep Mode
0.1
1
A
AVDD = 3V
85
A
AVDD = 5V
90
150
A
DVDD Current
Sleep Mode, CLK Stopped
0.1
A
Sleep Mode, 2.4576MHz CLK Running
1.3
5
A
DVDD = 3V
4.5
10
A
Total Power Dissipation
AVDD = DVDD = 3V
270
W
NOTES: (1) sps = Samples Per Second. (2) FSR = Full-Scale Range = 4VREF. (3) Recalibration can reduce these errors to the level of the noise. (4) fCM is the frequency
of the common-mode input. (5) fSIG is the frequency of the input signal. (6) It will not be possible to reach the digital output full-scale code when VREF > AVDD/2.
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