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参数资料
| 型号： | ADSP-21061KS-200 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 33/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 240MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 同步串行端口（SSP） |
| 时钟速率： | 50MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 5.00V |
| 电压 - 核心： | 5.00V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 240-BFQFP 裸露焊盘 |
| 供应商设备封装： | 240-MQFP-EP（32x32） |
| 包装： | 托盘 |
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Rev. D | Page 39 of 52 | May 2013
Table 25. Serial Ports—Internal Clock
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDFSI
TFS Delay After TCLK (Internally Generated TFS)1
4.5
ns
tHOFSI
TFS Hold After TCLK (Internally Generated TFS)1
–1.5
ns
tDDTI
Transmit Data Delay After TCLK1
7.5
ns
tHDTI
Transmit Data Hold After TCLK1
0ns
tSCLKIW
TCLK/RCLK Width
tSCLK/2 –1.5
tSCLK/2+1.5
ns
1 Referenced to drive edge.
Table 26. Serial Ports—Enable and Three-State
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDDTEN
Data Enable from External TCLK1, 2
4.5
ns
tDDTTE
Data Disable from External TCLK1
10.5
ns
tDDTIN
Data Enable from Internal TCLK1
0ns
tDDTTI
Data Disable from Internal TCLK1
3ns
tDCLK
TCLK/RCLK Delay from CLKIN
22 + 3DT/8
ns
tDPTR
SPORT Disable After CLKIN
17
ns
1 Referenced to drive edge.
2 For the ADSP-21061L (3.3 V), this specification is 3.5 ns min.
Table 27. Serial Ports—External Late Frame Sync
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDDTLFSE
Data Delay from Late External TFS or External RFS with MCE = 1, MFD = 01
12
ns
tDDTENFS
Data Enable from Late FS or MCE = 1, MFD = 01
3.5
ns
1 MCE = 1, TFS enable and TFS valid follow t
DDTLFSE and tDDTENFS.
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