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参数资料
| 型号： | ADSP-21363KBCZ-1AA |
| 厂商： | Analog Devices Inc |
| 文件页数： | 25/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Memory Read—Parallel Port
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) when the processor is
accessing external memory space.
Table 20. 8-Bit Memory Read Cycle
K and B Grade
Y Grade
Parameter
Min Max
Min
Max
Unit
Timing Requirements
t DRS
t DRH
t DAD
AD7–0 Data Setup Before RD High 3.3
AD7–0 Data Hold After RD High 0
AD15–8 Address to AD7–0 Data Valid D + t PCLK – 5.0
4.5
0
ns
ns
D + t PCLK – 5.0 ns
Switching Characteristics
t ADAS
t ALEW
1
ALE Pulse Width 2 × t PCLK – 2.0
AD15–0 Address Setup Before ALE Deasserted t PCLK – 2.5
2 × t PCLK – 2.0
t PCLK – 2.5
ns
ns
t RRH
Delay Between RD Rising Edge to Next
H + t PCLK – 1.4
H + t PCLK – 1.4
ns
Falling Edge
t ADAH
t ALERW
t RWALE
ALE Deasserted to Read Asserted 2 × t PCLK – 3.8
Read Deasserted to ALE Asserted F + H + 0.5
AD15–0 Address Hold After ALE Deasserted t PCLK – 2.3
2 × t PCLK – 3.8
F + H + 0.5
t PCLK – 2.3
ns
ns
ns
t ALEHZ 1
t RW
t RDDRV
t ADRH
t DAWH
ALE Deasserted to AD7–0 Address in High-Z t PCLK
RD Pulse Width D – 2.0
AD7–0 ALE Address Drive After Read High F + H + t PCLK – 2.3
AD15–8 Address Hold After RD High H
AD15–8 Address to RD High D + t PCLK – 4.0
t PCLK + 3.0
t PCLK
D – 2.0
F + H + t PCLK – 2.3
H
D + t PCLK – 4.0
t PCLK + 3.8
ns
ns
ns
ns
ns
D = (The value set by the PPDUR Bits (5–1) in the PPCTL register) × t PCLK
H = t PCLK (if a hold cycle is specified, else H = 0)
F = 7 × t PCLK (if FLASH_MODE is set, else F = 0)
1
On reset, ALE is an active high cycle. However, it can be configured by software to be active low.
ALE
t ALEW
t ALERW
t RWALE
t RRH
RD
t RW
t RDDRV
WR
t ADAS
t ADAH
t DAWH
t ADRH
AD15–8
AD7–0
VALID ADDRESS
VALID ADDRESS
VALID ADDRESS
VALID
DATA
VALID ADDRESS
t DRH
t DAD
t DRS
VALID
DATA
VALID
ADDRESS
VALID
ADDRESS
t ALEHZ
NOTE: MEMORY READS ALWAYS OCCUR IN GROUPS OF FOUR BETWEEN ALE CYCLES. THIS FIGURE SHOWS ONLY
TWO MEMORY READS TO PROVIDE THE NECESSARY TIMING INFORMATION.
Figure 17. Read Cycle for 8-Bit Memory Timing
Rev. J |
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July 2013
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PDF描述 |
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参数描述 |
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