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参数资料
| 型号： | ADSP-21368BBPZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 43/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 256-BGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA 裸露焊盘 |
| 供应商设备封装： | 256-BGA（27x27） |
| 包装： | 托盘 |
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Rev. F
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October 2013
SPI Interface—Master
The processors contain two SPI ports. The primary has dedi-
cated pins and the secondary is available through the DPI. The
timing provided in Table 40 and Table 41 on Page 49 applies
to both.
Table 40. SPI Interface Protocol—Master Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
t
SSPIDM
Data Input Valid to SPICLK Edge (Data Input Setup Time)
8.2
ns
t
HSPIDM
SPICLK Last Sampling Edge to Data Input Not Valid
2
ns
Switching Characteristics
t
SPICLKM
Serial Clock Cycle
8 × t
PCLK – 2
ns
t
SPICHM
Serial Clock High Period
4 × t
PCLK – 2
ns
t
SPICLM
Serial Clock Low Period
4 × t
PCLK – 2
ns
t
DDSPIDM
SPICLK Edge to Data Out Valid (Data Out Delay Time)
2.5
ns
t
HDSPIDM
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
4 × t
PCLK – 2
ns
t
SDSCIM
DPI Pin (SPI Device Select) Low to First SPICLK Edge
4 × t
PCLK – 2
ns
t
HDSM
Last SPICLK Edge to DPI Pin (SPI Device Select) High
4 × t
PCLK – 2
ns
t
SPITDM
Sequential Transfer Delay
4 × t
PCLK – 1
ns
Figure 36. SPI Master Timing
tSPICHM
tSDSCIM
tSPICLM
tSPICLKM
tHDSM
tSPITDM
tDDSPIDM
tHSPIDM
tSSPIDM
DPI
(OUTPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
CPHASE = 1
CPHASE = 0
tHDSPIDM
tHSPIDM
tSSPIDM
tDDSPIDM
tHDSPIDM
SPICLK
(CP = 0,
CP = 1)
(OUTPUT)
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