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参数资料
| 型号： | ADSP-21368BBPZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 48/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 256-BGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA 裸露焊盘 |
| 供应商设备封装： | 256-BGA（27x27） |
| 包装： | 托盘 |
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Rev. F
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October 2013
Figure 43. Typical Output Rise/Fall Time
(20% to 80%, VDDEXT = Min)
Figure 44. Typical Output Rise/Fall Time
(20% to 80%, VDDEXT = Max)
LOAD CAPACITANCE (pF)
12
0
50
100
150
200
250
10
8
6
4
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
2
0
RISE
FALL
y = 0.049x + 1.5105
y=0.0482x + 1.4604
LOAD CAPACITANCE (pF)
8
0
100
250
12
4
2
10
6
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
200
150
50
FALL
y = 0.0467x + 1.6323
y = 0.045x + 1.524
RISE
Figure 45. SDCLK Typical Output Rise/Fall Time
(20% to 80%, VDDEXT = Min)
Figure 46. SDCLK Typical Output Rise/Fall Time
(20% to 80%, VDDEXT = Max)
LOAD CAPACITANCE (pF)
0
50
100
150
200
250
10
8
6
4
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
2
0
RISE
FALL
y= 0.0372x + 0.228
y = 0.0277x + 0.369
LOAD CAPACITANCE (pF)
0
50
100
150
200
250
10
8
6
4
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
2
0
RISE
FALL
y= 0.0364x + 0.197
y = 0.0259x + 0.311
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