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参数资料
| 型号： | ADSP-21375BSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 47/56页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 36 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（256 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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TWI Controller Timing
interface. Input signals (SCL, SDA) are routed to the
DPI_P14–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DPI_P14–1 pins.
Table 40. Characteristics of the SDA and SCL Bus Lines for F/S-Mode TWI Bus Devices 1
Standard Mode
Fast Mode
Parameter
Min
Max
Min
Max
Unit
f SCL
SCL Clock Frequency
0
100
0
400
kHz
t HDSTA
Hold Time (repeated) Start Condition. After This
Period, the First Clock Pulse is Generated.
4.0
0.6
μs
t LOW
t HIGH
t SUSTA
t HDDAT
t SUDAT
t SUSTO
t BUF
Low Period of the SCL Clock
High Period of the SCL Clock
Setup Time for a Repeated Start Condition
Data Hold Time for TWI-Bus Devices
Data Setup Time
Setup Time for Stop Condition
Bus Free Time Between a Stop and Start Condition
4.7
4.0
4.7
0
250
4.0
4.7
1.3
0.6
0.6
0
100
0.6
1.3
μs
μs
μs
μs
ns
μs
μs
t SP
Pulse Width of Spikes Suppressed By the Input Filter
N/A
N/A
0
50
ns
1
All values referred to V IHmin and V ILmax levels. For more information, see Electrical Characteristics on page 17.
DPI_P14–1
SDA
t LOW
t SUDAT
t HDSTA
t SP
t BUF
DPI_P14–1
SCL
S
t HDSTA
t HDDAT
t HIGH
t SUSTA
Sr
t SUSTO
P
S
Figure 34. Fast and Standard Mode Timing on the TWI Bus
Rev. D | Page 47 of 56 | April 2013
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