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参数资料
| 型号： | ADSP-21990BSTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/50页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 176-LQFP |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 1 |
| 系列： | ADSP-21xx |
| 类型： | 定点 |
| 接口： | SPI，SSP |
| 时钟速率： | 160MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 20kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 176-LQFP |
| 供应商设备封装： | 176-LQFP（24x24） |
| 包装： | 托盘 |
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Rev. A
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August 2007
ADSP-21990
External Port Read Cycle Timing
For additional information on the ACK signal, see the discus-
sion on Page 28.
Table 10. External Port Read Cycle Timing
Parameter
1, 2
Min
Max
Unit
Timing Requirements
tAKW
ACK Strobe Pulse Width
tHCLK
ns
tRDA
RD Asserted to Data Access Setup
tEMICLK – 5 + W
3
ns
tADA
Address Valid to Data Access Setup
tEMICLK + W
3
ns
tSDA
Chip Select Asserted to Data Access Setup
tEMICLK + W
3
ns
tSD
Data Valid to RD Deasserted Setup
5
ns
tHRD
RD Deasserted to Data Invalid Hold
0
ns
tDRSAK
ACK Delay from XMS Low
0.5tEMICLK – 1
ns
Switching Characteristics
tCSRS
Chip Select Asserted to RD Asserted Delay
0.5tEMICLK – 3
ns
tARS
Address Valid to RD Setup and Delay
0.5tEMICLK – 3
ns
tRSCS
RD Deasserted to Chip Select Deasserted Setup
0.5tEMICLK – 2
ns
tRW
RD Strobe Pulse Width
tEMICLK–2 + W
3
ns
tRSA
RD Deasserted to Address Invalid Setup
0.5tHCLK – 2
ns
tRWR
RD Deasserted to WR, RD Asserted
tHCLK
1 tEMICLK is the external memory interface clock period. tHCLK is the peripheral clock period.
2 These are timing parameters that are based on worst-case operating conditions.
3 W = (number of wait states specified in wait register)
tEMICLK.
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PDF描述 |
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